CN112820628A - 外延层的制备方法 - Google Patents

外延层的制备方法 Download PDF

Info

Publication number
CN112820628A
CN112820628A CN202011624838.XA CN202011624838A CN112820628A CN 112820628 A CN112820628 A CN 112820628A CN 202011624838 A CN202011624838 A CN 202011624838A CN 112820628 A CN112820628 A CN 112820628A
Authority
CN
China
Prior art keywords
epitaxial layer
intrinsic
layer
epitaxial
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011624838.XA
Other languages
English (en)
Inventor
黄伟
杨婷
宁润涛
黄康荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangzhou Yuexin Semiconductor Technology Co Ltd
Original Assignee
Guangzhou Yuexin Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangzhou Yuexin Semiconductor Technology Co Ltd filed Critical Guangzhou Yuexin Semiconductor Technology Co Ltd
Priority to CN202011624838.XA priority Critical patent/CN112820628A/zh
Publication of CN112820628A publication Critical patent/CN112820628A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明提供了一种外延层的制备方法，包括：提供衬底；在所述衬底上形成第一外延层；在所述第一外延层上依次形成若干本征外延层，每次形成一层所述本征外延层之后，均对该层本征外延层进行离子注入，离子注入后的所有所述本征外延层构成第二外延层；在所述第二外延层上形成第三外延层。本发明提高了外延层中杂质的控制能力和均匀性。

Description

外延层的制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种外延层的制备方法。
背景技术
在高端Split Gate Trench MOSFET管工艺制程中，需要制造渐变外延，渐变外延使由电荷平衡形成的电场在纵向分布上的形貌可控，从而提高MOSFET器件的UIS(Unclamped Inductive Switching)性能以及可靠性。在现有技术中，形成渐变外延一般是采用气相沉积的方式，在形成外延层时就通入杂质扩散对外延层进行掺杂，以此生长多层外延层，再利用外延制造中的热过程以及后续工艺加工过程当中的热过程对杂质进行再分布，来形成所需要的杂质分布形貌。现有技术中的方法中，先生长的外延层比后期生长的外延层经历了更多的热过程，因此每一层外延之间的过渡区并不一样，会导致杂质分布并不能按照近似理想的线性渐变分布，使得后续的工艺热过程调试和设计匹配极为困难；并且采用现有技术扩散的方式在形成外延层时进行掺杂，由于外延生长工艺的复杂性，对每一层外延层的掺杂浓度难以通过各类工艺仿真软件进行仿真控制掺杂浓度的控制，采用扩散进行掺杂也难以保证杂质掺杂的均匀性，在形成多层外延层后，均匀性误差会增大。
发明内容
本发明的目的在于提供一种外延层的制备方法，以提高外延层中杂质的控制能力和均匀性。
为了达到上述目的，本发明提供了一种外延层的制备方法，包括：
提供衬底；
在所述衬底上形成第一外延层；
在所述第一外延层上依次形成若干本征外延层，每次形成一层所述本征外延层之后，均对该层本征外延层进行离子注入，离子注入后的所有所述本征外延层构成第二外延层；
在所述第二外延层上形成第三外延层。
可选的，采用化学气相沉积工艺形成所述第一外延层、所述第三外延层及所述本征外延层。
可选的，在形成所述第一外延层及所述第三外延层同时，通入掺杂剂对所述第一外延层及所述第三外延层进行掺杂。
可选的，每次形成一层所述本征外延层之后，且对该层本征外延层进行离子注入之前，在该层所述本征外延层上形成氧化层；
以及，对所述本征外延层进行离子注入之后，去除所述氧化层。
可选的，所述氧化层的厚度为
Figure BDA0002879054910000021
可选的，每层所述本征外延层的离子注入浓度不同。
可选的，所述本征外延层具有3层～8层。
可选的，所述第一外延层、所述第二外延层及所述第三外延层的掺杂浓度依次递增或者依次递减。
可选的，在形成所述第三外延层后，还包括：
对所述第一外延层、所述第二外延层及所述第三外延层进行热处理。
可选的，所述热处理的温度为900℃～1200℃。
在本发明提供的一种外延层的制备方法中，提供衬底，在衬底上形成第一外延层，在第一外延层上依次形成若干本征外延层，每次形成一本征外延层之后，均对该层本征外延层进行离子注入，离子注入后的所有本征外延层构成第二外延层；再在第二外延层上形成第三外延层；本发明先形成本征外延层，再对本征外延层进行离子注入，离子注入的工艺条件调控能力较好，工艺控制性较好，定向性和均匀性好，能够提高每一外延叠层的杂质分布的控制能力和均匀性使第二外延层的杂质分布均匀可控，并且对若干本征外延层进行不同离子浓度的离子注入能够形成离子浓度渐变的第二外延层，最终提高了外延层的杂质分布的控制能力和均匀性。
附图说明
图1为外延层的制备方法的杂质分布曲线图；
图2A～2D为本发明一实施例提供的外延层的制备方法的各步骤的剖面示意图；
图3为本发明一实施例提供的外延层的制备方法的杂质分布曲线图；
其中，附图标记为:
10-衬底；100-第一外延层；200-第二外延层；201A-第一本征外延层；201B-离子注入后的第一本征外延层；202-离子注入后的第二本征外延层；203-离子注入后的第三本征外延层；300-第三外延层。
具体实施方式
请参考图1，横坐标为外延层的厚度，假设外延层包括第一外延层、第二外延层及第三外延层，且第一外延层、第二外延层及第三外延层依次叠加形成渐变外延层，渐变外延层是掺杂浓度的依次递减或依次递增的外延层，其中第二外延层为不同掺杂浓度的外延叠层。在图1中横坐标0至A1之间的厚度差为第一外延层的厚度，A1至A2之间的厚度差为第二外延层的厚度，A2至A3之间的厚度差为第三外延层的厚度；纵坐标为外延层的电阻率，电阻率与外延层的杂质浓度相关，杂质浓度越低，外延层的电阻率越高；杂质浓度越高，电阻率越低。由图1中能够看出第一外延层、第二外延层、第三外延层中的杂质浓度均不同，对应的电阻率也不同，0至A1段对应的纵坐标代表第一外延层的电阻率变化曲线，A1至A2段对应的纵坐标代表第二外延层的电阻率变化曲线，A2至A3段对应的纵坐标代表第三外延层的电阻率变化曲线；由于第二外延层为不同掺杂浓度的外延叠层，所以第二外延层的电阻率是变化的，在渐变外延的设计阶段要求第二外延层的电阻率呈理想线性变化，但是由于现有技术在形成第二外延层时，直接在外延层形成过程中加入掺杂剂进行扩散掺杂，此掺杂方法定向控制性较差，难以采用工艺调试软件提前仿真，掺杂杂质控制能力差，导致第二外延层的电阻率变化曲线出现较不平稳的浮动，渐变外延层的均匀性较差。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2A～2D为本实施例提供的外延层的制备方法的各步骤的剖面示意图，图3为本实施例提供的外延层的制备方法的杂质分布曲线图。本实施例提供了一种外延层的制备方法，以提高外延层中杂质的控制能力和均匀性，包括：提供衬底，在衬底上形成第一外延层，在第一外延层上依次形成若干本征外延层，每次形成一层本征外延层之后，均对该层本征外延层进行离子注入，离子注入后的所有本征外延层构成第二外延层，再在第二外延层上形成第三外延层。
请参考图2A，具体的，提供衬底10，其中衬底10的类型包括硅、锗、碳化硅、氮化镓或砷化镓，在衬底10上形成外延层，先在衬底10上形成第一外延层100，在本实施例中，第一外延层100采用化学气相沉积形成，但不限于此方式，化学气相沉积在高温的环境下进行，温度为900℃～1200℃；在形成第一外延层100时，向化学气相沉积腔室通入掺杂剂，对第一外延层100进行均匀的掺杂。
请参考图2B，具体的，在第一外延层100上依次形成若干本征外延层，每次形成一层本征外延层之后，均对该层本征外延层进行离子注入，离子注入后的所有本征外延层构成第二外延层。先在第一外延层100上形成第一本征外延层201A，在本实施例中，第一本征外延层201A采用化学气相沉积形成，但不限于此方式，化学气相沉积在高温的环境下进行，温度为900℃～1200℃；在形成第一本征外延层201A时不需要通入掺杂剂，本征外延层为无掺杂的外延层。然后根据工艺设计软件的仿真得到第一本征外延层201A需要注入的离子浓度，再根据第一本征外延层201A需要注入的离子浓度对第一本征外延层201A进行离子注入，离子注入的工艺条件调控能力较好，工艺控制性较好，定向性和均匀性好，能够提高每一本征外延层的杂质分布的控制能力和均匀性；图示中箭头方式为离子注入的方向，离子注入的离子类型有N型或P型。
进一步地，在第一本征外延层201A形成之后，在第一本征外延层201A上形成氧化层(图中未示出)，氧化层作为屏蔽层，防止外界对外延层的污染，再对第一本征外延层201A进行离子注入。在本实施例中，氧化层的厚度为
Figure BDA0002879054910000041
但不限于此厚度范围。
请参考图2C，具体的，对第一本征外延层201A进行离子注入后，去除离子注入后的第一本征外延层上的氧化层，再在离子注入后的第一本征外延层201B上形成第二本征外延层，在第二本征外延层上形成氧化层，再根据工艺设计软件的仿真得到第二本征外延层需要注入的离子浓度，再根据第二本征外延层需要注入的离子浓度对第二本征外延层进行离子注入，然后去除第二本征外延层上的氧化层。接着在离子注入后的第二本征外延层202上形成第三本征外延层，离子注入后得到离子注入后的第三本征外延层203，形成离子注入后的第二本征外延层202及离子注入后的第三本征外延层203的工艺参数与离子注入后的第一本征外延层201B的工艺参数相同，离子注入后的第一本征外延层201B、离子注入后的第二本征外延层202及离子注入后的第三本征外延层203构成第二外延层200。由于第二外延层200为不同离子浓度的外延叠层，所以每层本征外延层的离子注入浓度不同。在本实施例中，本征外延层具有3层～8层，图中只示出了3层，具体层数，示实际情况而定不限于此。
请参考图2D，具体的，在第二外延层200形成完毕后，在第二外延层200上形成第三外延层300，在本实施例中，第三外延层300采用化学气相沉积形成，但不限于此方式，化学气相沉积在高温的环境下进行，温度为900℃～1200℃；在形成第三外延层300时，向化学气相沉积腔室通入掺杂剂，对第三外延层300进行均匀的掺杂。在本实施例中，第一外延层100、第二外延层200及第三外延层300的离子掺杂浓度依次递增或依次递减。
进一步地，在形成第三外延层300后，对第一外延层100、第二外延层200及第三外延层300进行热处理，热处理使渐变外延中的掺杂杂质均匀扩散以形成较理想化的线性渐变外延。在本实施例中，热处理的温度为900℃～1200℃，但不作此限制。
请参考图3，横坐标为外延层的厚度，横坐标0至B3为第一外延层、第二外延层及第三外延层的总厚度，其中0至B1段之间的厚度差为第一外延层的厚度，B1至B2段之间的厚度差为第二外延层的厚度，B2至B段3之间的厚度差为第三外延层的厚度；纵坐标为外延层的电阻率，电阻率与外延层的杂质浓度相关，杂质浓度越低，外延层的电阻率越高；杂质浓度越高，外延层的电阻率越低。由图3中能够看出第一外延层、第二外延层、第三外延层的杂质浓度均不同，对应的电阻率不同，0至B1段对应的纵坐标代表第一外延层的电阻率变化曲线，B1至B2段对应的纵坐标代表第二外延层的电阻率变化曲线，B2至B3段对应的纵坐标代表第三外延层的电阻率变化曲线。由于第二外延层为不同掺杂浓度的外延叠层，所以第二外延层的电阻率是变化的，在渐变外延的设计阶段要求第二外延层的电阻率呈理想线性变化，本发明采用先形成本征外延层后再采用离子注入控制每一本征外延层的注入量和均匀性，从图3中第二外延层对应的电阻率变化曲线能够得知本发明的方法提高了渐变外延的线性度。
综上，在本发明提供的一种外延层的制备方法中，提供衬底，在衬底上形成第一外延层，在第一外延层上依次形成若干本征外延层，每次形成一本征外延层之后，均对该层本征外延层进行离子注入，离子注入后的所有本征外延层构成第二外延层；再在第二外延层上形成第三外延层；本发明先形成本征外延层，再对本征外延层进行离子注入，离子注入的工艺条件调控能力较好，工艺控制性较好，定向性和均匀性好，能够提高每一外延叠层的杂质分布的控制能力和均匀性使第二外延层的杂质分布均匀可控，并且对若干本征外延层进行不同离子浓度的离子注入能够形成离子浓度渐变的第二外延层，最终提高了外延层的杂质分布的控制能力和均匀性。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种外延层的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一外延层；
在所述第一外延层上依次形成若干本征外延层，每次形成一层所述本征外延层之后，均对该层本征外延层进行离子注入，离子注入后的所有所述本征外延层构成第二外延层；
在所述第二外延层上形成第三外延层。
2.如权利要求1所述的外延层的制备方法，其特征在于，采用化学气相沉积工艺形成所述第一外延层、所述第三外延层及所述本征外延层。
3.如权利要求2所述的外延层的制备方法，其特征在于，在形成所述第一外延层及所述第三外延层同时，通入掺杂剂对所述第一外延层及所述第三外延层进行掺杂。
4.如权利要求1或2所述的外延层的制备方法，其特征在于，每次形成一层所述本征外延层之后，且对该层本征外延层进行离子注入之前，在该层所述本征外延层上形成氧化层；
以及，对所述本征外延层进行离子注入之后，去除所述氧化层。
5.如权利要求4所述的外延层的制备方法，其特征在于，所述氧化层的厚度为
Figure FDA0002879054900000011
6.如权利要求1所述的外延层的制备方法，其特征在于，每层所述本征外延层的离子注入浓度不同。
7.如权利要求6所述的外延层的制备方法，其特征在于，所述本征外延层具有3层～8层。
8.如权利要求1所述的外延层的制备方法，其特征在于，所述第一外延层、所述第二外延层及所述第三外延层的掺杂浓度依次递增或者依次递减。
9.如权利要求1所述的外延层的制备方法，其特征在于，在形成所述第三外延层后，还包括：
对所述第一外延层、所述第二外延层及所述第三外延层进行热处理。
10.如权利要求9所述的外延层的制备方法，其特征在于，所述热处理的温度为900℃～1200℃。
CN202011624838.XA 2020-12-31 2020-12-31 外延层的制备方法 Pending CN112820628A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011624838.XA CN112820628A (zh) 2020-12-31 2020-12-31 外延层的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011624838.XA CN112820628A (zh) 2020-12-31 2020-12-31 外延层的制备方法

Publications (1)

Publication Number Publication Date
CN112820628A true CN112820628A (zh) 2021-05-18

Family

ID=75854823

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011624838.XA Pending CN112820628A (zh) 2020-12-31 2020-12-31 外延层的制备方法

Country Status (1)

Country Link
CN (1) CN112820628A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090236680A1 (en) * 2008-03-20 2009-09-24 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body and method for its production
US20130157444A1 (en) * 2006-01-31 2013-06-20 Denso Corporation Semiconductor device having super junction structure and method for manufacturing the same
CN106952965A (zh) * 2017-03-27 2017-07-14 河北普兴电子科技股份有限公司 硅外延片及其制备方法
CN108010846A (zh) * 2016-10-28 2018-05-08 中芯国际集成电路制造(上海)有限公司 用于改善短沟道效应的方法以及半导体结构
CN109037310A (zh) * 2018-08-08 2018-12-18 电子科技大学 一种超结功率器件终端结构及其制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130157444A1 (en) * 2006-01-31 2013-06-20 Denso Corporation Semiconductor device having super junction structure and method for manufacturing the same
US20090236680A1 (en) * 2008-03-20 2009-09-24 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body and method for its production
CN108010846A (zh) * 2016-10-28 2018-05-08 中芯国际集成电路制造(上海)有限公司 用于改善短沟道效应的方法以及半导体结构
CN106952965A (zh) * 2017-03-27 2017-07-14 河北普兴电子科技股份有限公司 硅外延片及其制备方法
CN109037310A (zh) * 2018-08-08 2018-12-18 电子科技大学 一种超结功率器件终端结构及其制备方法

Similar Documents

Publication Publication Date Title
KR100954874B1 (ko) 채널 영역에서 레트로그레이드 도펀트 프로필을 구비한반도체 디바이스 및 그 제조 방법
JP4597531B2 (ja) チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法
KR100296211B1 (ko) 좁은밴드갭특성을갖는탄소도프접합실리콘반도체디바이스및그형성방법
CN203573956U (zh) 晶体管
JPH04230037A (ja) インサイチュ・ドープされたｎ型シリコン層の付着方法およびＮＰＮトランジスタ
US10867797B2 (en) Methods and apparatuses related to shaping wafers fabricated by ion implantation
US20020058385A1 (en) Semiconductor device and method for manufacturing the same
JP5910965B2 (ja) トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ
CN112614860A (zh) 垂直栅半导体器件的制备方法
US8772097B2 (en) Method for fabricating a field effect transistor, and field effect transistor
CN112151367B (zh) 半导体器件及其形成方法
US7737012B2 (en) Manufacturing method of a semiconductor device
CN112820628A (zh) 外延层的制备方法
US6638819B1 (en) Method for fabricating interfacial oxide in a transistor and related structure
JPH03173420A (ja) 半導体内壁に対する不純物の注入方法
CN111341651A (zh) 晶体管外延层制作方法
US9406567B1 (en) Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
EP1116269B1 (en) Complementary bipolar/cmos epitaxial structure and process
Kiyota et al. Behavior of active and inactive boron in Si produced by vapor-phase doping during subsequent hydrogen annealing
CN117371258B (zh) 一种离子注入沟道效应抑制方法
KR930010675B1 (ko) Mbe를 이용한 반도체 소자 제조방법
US20130017674A1 (en) Cryogenic silicon ion-implantation and recrystallization annealing
JPH03108355A (ja) 半導体層中にドープされた領域を製造する方法
KR100451039B1 (ko) 반도체 소자의 게이트 전극 방법
CN117373907A (zh) 一种半导体结构的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20210518