JP5910965B2 - トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ - Google Patents
トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ Download PDFInfo
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Description
本発明は、エピタキシャル成長法を利用したトンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタに関する。
近年、ＬＳＩの低消費電力化を目指した試みが盛んである。動作電圧の低減は、その試みの一つであるが、従来の回路で用いられているＭＯＳトランジスタでは、物理的な限界から大幅な低電圧化が困難である。
例えば、図１に示すトランジスタの伝達特性に示すように、前記ＭＯＳトランジスタの伝達特性においては、オン電流の立ち上がりを６０ｍＶ／ｄｅｃａｄｅ以下とする急峻な立ち上がりを実現することができない。なお、図１中、横軸は、ゲート電圧を示し、縦軸は、対数表示のドレイン電流を示す。
例えば、図１に示すトランジスタの伝達特性に示すように、前記ＭＯＳトランジスタの伝達特性においては、オン電流の立ち上がりを６０ｍＶ／ｄｅｃａｄｅ以下とする急峻な立ち上がりを実現することができない。なお、図１中、横軸は、ゲート電圧を示し、縦軸は、対数表示のドレイン電流を示す。
そこで、ＬＳＩの低消費電力化のため、従来のＭＯＳトランジスタとは異なる動作原理に基づく低電圧スイッチングデバイスの開発が待望されている。
半導体のバンド間トンネル現象を利用したトンネル電界効果トランジスタは、その一つであり、前記ＭＯＳトランジスタとは異なるトンネル効果という原理を用いているため、図１に示すように、オン電流の立ち上がりを６０ｍＶ／ｄｅｃａｄｅ以下とする急峻な立ち上がりを得ることが可能であり、延いては、電源電圧の低減を効果的に実現することができる。
半導体のバンド間トンネル現象を利用したトンネル電界効果トランジスタは、その一つであり、前記ＭＯＳトランジスタとは異なるトンネル効果という原理を用いているため、図１に示すように、オン電流の立ち上がりを６０ｍＶ／ｄｅｃａｄｅ以下とする急峻な立ち上がりを得ることが可能であり、延いては、電源電圧の低減を効果的に実現することができる。
ここで、従来の前記トンネル電界効果トランジスタの概略構成を図２を用いて説明する。このトンネル電界効果トランジスタ１００は、ソース領域１０２及びドレイン領域１０３が形成された半導体基板１０１上に、ゲート絶縁膜１０５とゲート電極１０６とをこの順に配して形成される。
ソース領域１０２及びドレイン領域１０３は、半導体基板１０１に対して、不純物物質を高濃度にイオン注入させた後、活性化アニールにより前記不純物物質を活性化させて急峻な不純物分布を形成して作製される。
このような構成からなるトンネル電界効果トランジスタ１００では、ゲート電極１０６からゲート電圧が印加されると、ソース領域中１０２の電子が半導体基板１０１のゲート絶縁膜１０５との界面近傍に形成される障壁を通過するようにトンネル現象が生じ（図２中の太矢印参照）、ドレイン電流を生じさせる（以上につき、例えば、非特許文献１参照）。
ソース領域１０２及びドレイン領域１０３は、半導体基板１０１に対して、不純物物質を高濃度にイオン注入させた後、活性化アニールにより前記不純物物質を活性化させて急峻な不純物分布を形成して作製される。
このような構成からなるトンネル電界効果トランジスタ１００では、ゲート電極１０６からゲート電圧が印加されると、ソース領域中１０２の電子が半導体基板１０１のゲート絶縁膜１０５との界面近傍に形成される障壁を通過するようにトンネル現象が生じ（図２中の太矢印参照）、ドレイン電流を生じさせる（以上につき、例えば、非特許文献１参照）。
前記トンネル電界効果トランジスタでは、前記トンネル効果を利用するため、急峻なトンネル接合の形成が性能を向上させる鍵となる。
しかしながら、従来用いられているトンネル電界効果トランジスタ１００では、半導体基板１０１との間で前記トンネル接合を形成するソース領域１０２を、イオン注入法によるイオン注入を行った後、活性化アニールすることで形成することとしているため、接合の鈍化を招き易いという問題がある。即ち、前記接合の鈍化は、ドレイン電流の立ち上がりの劣化という形でトンネル電界効果トランジスタ１００の性能を悪化させる。
また、従来のトンネル電界効果トランジスタ１００では、大きなドレイン電流を得ることが難しいという問題がある。
しかしながら、従来用いられているトンネル電界効果トランジスタ１００では、半導体基板１０１との間で前記トンネル接合を形成するソース領域１０２を、イオン注入法によるイオン注入を行った後、活性化アニールすることで形成することとしているため、接合の鈍化を招き易いという問題がある。即ち、前記接合の鈍化は、ドレイン電流の立ち上がりの劣化という形でトンネル電界効果トランジスタ１００の性能を悪化させる。
また、従来のトンネル電界効果トランジスタ１００では、大きなドレイン電流を得ることが難しいという問題がある。
また、前記トンネル電界効果トランジスタに関し、イオン注入法を用いず、それぞれの伝導帯と価電子帯のエネルギー位置が近接したバンド構造を持つ異なる組成の半導体材料を、エピタキシャル成長法により堆積し、急峻なバンド構造を形成してトンネル障壁として用いる構成も報告されている（非特許文献２参照）。
しかしながら、この構成では、１つの半導体基板上にｐ型トランジスタとｎ型トランジスタを形成することができないため、論理回路等の回路構成を組むことが困難であるという問題がある。
しかしながら、この構成では、１つの半導体基板上にｐ型トランジスタとｎ型トランジスタを形成することができないため、論理回路等の回路構成を組むことが困難であるという問題がある。
W.Y.Choi,etal.,ElectronDevice Letters 28 (2007) 743.
R.Li,et al.,physica status solidi C (2011) 1.
本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、一つの半導体基板上にｐ型トランジスタとｎ型トランジスタを形成することができ、低電圧動作で大きなドレイン電流を得ることが可能なトンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタを提供することを目的とする。
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞ 半導体基板に対し、その表面側から不純物物質をイオン注入し、前記不純物物質を活性化アニールにより活性化させてソース領域及びドレイン領域を形成するソース領域−ドレイン領域形成工程と、前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料を堆積させ、前記ソース領域の少なくとも一部と接合するように前記半導体材料のエピタキシャル成長層を形成するエピタキシャル成長層形成工程と、前記エピタキシャル成長層上に、該エピタキシャル成長層を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート電極を形成するゲート電極形成工程と、を含み、前記ソース領域−ドレイン領域形成工程における前記活性化アニールの温度条件が低くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散する温度とされ、前記エピタキシャル成長層形成工程における前記半導体材料の堆積がＣＶＤ法により実施され、前記ＣＶＤ法の温度条件が高くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度とされることを特徴とするトンネル電界効果トランジスタの製造方法。
＜２＞ エピタキシャル成長層とソース領域の界面において、前記ソース領域及びゲート絶縁膜が対向配置される領域で画成されるトンネル接合部が、断面視で、前記トンネル接合部の前記ゲート絶縁膜の前記ソース領域側の端部位置を基端Ａとし、前記トンネル接合部の前記エピタキシャル成長層の層内方向と平行に前記ゲート絶縁膜のドレイン領域側の端部位置に向けて最も延在させた位置を終端Ｂとしたとき、前記基端Ａと前記終端Ｂとの最短距離を短くとも６ｎｍとして形成されるように、エピタキシャル成長層形成工程と、ゲート絶縁膜形成工程が実施される前記＜１＞に記載のトンネル電界効果トランジスタの製造方法。
＜３＞ エピタキシャル成長層形成工程が０.１３ｎｍ〜１０ｎｍの厚みでエピタキシャル成長層を形成する工程である前記＜１＞から＜２＞のいずれかに記載のトンネル電界効果トランジスタの製造方法。
＜４＞ ゲート絶縁膜形成工程におけるゲート絶縁膜の形成がＡＬＤ法、スパッタリング法及びＣＶＤ法のいずれかにより実施され、前記ＡＬＤ法、前記スパッタリング法及び前記ＣＶＤ法の温度条件が高くともソース領域及びドレイン領域にイオン注入された不純物物質が半導体基板中に拡散しない温度とされる前記＜１＞から＜３＞のいずれかに記載のトンネル電界効果トランジスタの製造方法。
＜５＞ ゲート電極形成工程におけるゲート電極の形成がスパッタリング法及びＣＶＤ法のいずれかにより実施され、前記スパッタリング法及び前記ＣＶＤ法の温度条件が高くともソース領域及びドレイン領域にイオン注入された不純物物質が半導体基板中に拡散しない温度とされる前記＜１＞から＜４＞のいずれかに記載のトンネル電界効果トランジスタの製造方法。
＜６＞ 半導体基板と、前記半導体基板中に不純物物質を含ませて形成されるソース領域及びドレイン領域と、前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料で形成され、前記ソース領域の少なくとも一部と接合するように配される前記半導体材料の真性半導体層と、前記真性半導体層上に、該真性半導体層を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート絶縁膜と、前記ゲート絶縁膜上に、前記真性半導体層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート電極と、を有し、前記ソース領域−前記真性半導体層間で前記不純物物質の急峻な密度勾配が形成されるとともに前記ソース領域−前記半導体基板間で前記ソース領域−前記真性半導体層間の前記不純物物質の密度勾配よりも緩やかな前記不純物物質の密度勾配が形成されることを特徴とするトンネル電界効果トランジスタ。
＜７＞ 真性半導体層とソース領域の界面において、前記ソース領域及びゲート絶縁膜が対向配置される領域で画成されるトンネル接合部が、断面視で、前記トンネル接合部の前記ゲート絶縁膜の前記ソース領域側の端部位置を基端Ａとし、前記トンネル接合部の前記真性半導体層の層内方向と平行に前記ゲート絶縁膜のドレイン領域側の端部位置に向けて最も延在させた位置を終端Ｂとしたとき、前記基端Ａと前記終端Ｂとの最短距離を短くとも６ｎｍとして形成される前記＜６＞に記載のトンネル電界効果トランジスタ。
＜８＞ 真性半導体層の厚みが０.１３ｎｍ〜１０ｎｍである前記＜６＞から＜７＞のいずれかに記載のトンネル電界効果トランジスタ。
＜１＞ 半導体基板に対し、その表面側から不純物物質をイオン注入し、前記不純物物質を活性化アニールにより活性化させてソース領域及びドレイン領域を形成するソース領域−ドレイン領域形成工程と、前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料を堆積させ、前記ソース領域の少なくとも一部と接合するように前記半導体材料のエピタキシャル成長層を形成するエピタキシャル成長層形成工程と、前記エピタキシャル成長層上に、該エピタキシャル成長層を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート電極を形成するゲート電極形成工程と、を含み、前記ソース領域−ドレイン領域形成工程における前記活性化アニールの温度条件が低くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散する温度とされ、前記エピタキシャル成長層形成工程における前記半導体材料の堆積がＣＶＤ法により実施され、前記ＣＶＤ法の温度条件が高くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度とされることを特徴とするトンネル電界効果トランジスタの製造方法。
＜２＞ エピタキシャル成長層とソース領域の界面において、前記ソース領域及びゲート絶縁膜が対向配置される領域で画成されるトンネル接合部が、断面視で、前記トンネル接合部の前記ゲート絶縁膜の前記ソース領域側の端部位置を基端Ａとし、前記トンネル接合部の前記エピタキシャル成長層の層内方向と平行に前記ゲート絶縁膜のドレイン領域側の端部位置に向けて最も延在させた位置を終端Ｂとしたとき、前記基端Ａと前記終端Ｂとの最短距離を短くとも６ｎｍとして形成されるように、エピタキシャル成長層形成工程と、ゲート絶縁膜形成工程が実施される前記＜１＞に記載のトンネル電界効果トランジスタの製造方法。
＜３＞ エピタキシャル成長層形成工程が０.１３ｎｍ〜１０ｎｍの厚みでエピタキシャル成長層を形成する工程である前記＜１＞から＜２＞のいずれかに記載のトンネル電界効果トランジスタの製造方法。
＜４＞ ゲート絶縁膜形成工程におけるゲート絶縁膜の形成がＡＬＤ法、スパッタリング法及びＣＶＤ法のいずれかにより実施され、前記ＡＬＤ法、前記スパッタリング法及び前記ＣＶＤ法の温度条件が高くともソース領域及びドレイン領域にイオン注入された不純物物質が半導体基板中に拡散しない温度とされる前記＜１＞から＜３＞のいずれかに記載のトンネル電界効果トランジスタの製造方法。
＜５＞ ゲート電極形成工程におけるゲート電極の形成がスパッタリング法及びＣＶＤ法のいずれかにより実施され、前記スパッタリング法及び前記ＣＶＤ法の温度条件が高くともソース領域及びドレイン領域にイオン注入された不純物物質が半導体基板中に拡散しない温度とされる前記＜１＞から＜４＞のいずれかに記載のトンネル電界効果トランジスタの製造方法。
＜６＞ 半導体基板と、前記半導体基板中に不純物物質を含ませて形成されるソース領域及びドレイン領域と、前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料で形成され、前記ソース領域の少なくとも一部と接合するように配される前記半導体材料の真性半導体層と、前記真性半導体層上に、該真性半導体層を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート絶縁膜と、前記ゲート絶縁膜上に、前記真性半導体層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート電極と、を有し、前記ソース領域−前記真性半導体層間で前記不純物物質の急峻な密度勾配が形成されるとともに前記ソース領域−前記半導体基板間で前記ソース領域−前記真性半導体層間の前記不純物物質の密度勾配よりも緩やかな前記不純物物質の密度勾配が形成されることを特徴とするトンネル電界効果トランジスタ。
＜７＞ 真性半導体層とソース領域の界面において、前記ソース領域及びゲート絶縁膜が対向配置される領域で画成されるトンネル接合部が、断面視で、前記トンネル接合部の前記ゲート絶縁膜の前記ソース領域側の端部位置を基端Ａとし、前記トンネル接合部の前記真性半導体層の層内方向と平行に前記ゲート絶縁膜のドレイン領域側の端部位置に向けて最も延在させた位置を終端Ｂとしたとき、前記基端Ａと前記終端Ｂとの最短距離を短くとも６ｎｍとして形成される前記＜６＞に記載のトンネル電界効果トランジスタ。
＜８＞ 真性半導体層の厚みが０.１３ｎｍ〜１０ｎｍである前記＜６＞から＜７＞のいずれかに記載のトンネル電界効果トランジスタ。
本発明によれば、従来技術における前記諸問題を解決することができ、一つの半導体基板上にｐ型トランジスタとｎ型トランジスタを形成することができ、低電圧動作で大きなドレイン電流を得ることが可能なトンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタを提供することができる。
（トンネル電界効果トランジスタの製造方法）
本発明のトンネル電界効果トランジスタは、ソース領域−ドレイン領域形成工程と、エピタキシャル成長層形成工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程と、を含み、必要に応じて、その他の工程を含むこととしてもよい。
本発明のトンネル電界効果トランジスタは、ソース領域−ドレイン領域形成工程と、エピタキシャル成長層形成工程と、ゲート絶縁膜形成工程と、ゲート電極形成工程と、を含み、必要に応じて、その他の工程を含むこととしてもよい。
＜ソース領域−ドレイン領域形成工程＞
前記ソース領域−ドレイン領域形成工程は、半導体基板に対し、その表面側から不純物物質をイオン注入し、前記不純物物質を活性化アニールにより活性化させてソース領域及びドレイン領域を形成する工程である。
前記ソース領域−ドレイン領域形成工程は、半導体基板に対し、その表面側から不純物物質をイオン注入し、前記不純物物質を活性化アニールにより活性化させてソース領域及びドレイン領域を形成する工程である。
前記半導体基板を形成する半導体材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ｓｉ、Ｇｅ等が挙げられる。
また、前記半導体基板としては、前記半導体材料の結晶構造を有し、真性の半導体もしくは低濃度の不純物物質がドーピングされるものが挙げられる。
前記半導体材料の結晶構造に関し、特に制限はないが、その面方位が（１００）面に配向されるものが好ましい。また、基板上に絶縁体層を設け、その上に所望の半導体材料を形成した基板（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ基板）を用いることもできる。
このような面方位を有すると、他の面方位と比較して、前記半導体材料と同材料で形成されるエピタキシャル成長層において、該エピタキシャル成長層のゲート絶縁膜との界面周辺で生ずる格子欠陥の密度を低減できる等の利点がある。
前記低濃度の不純物物質は、前記半導体基板中に少数キャリアを生じさせる材料であれば、特に制限はなく、通常、ボロン（Ｂ）、リン（Ｐ）等が挙げられる。
また、前記半導体基板中の濃度としては、特に制限はないが、１×１０１５個／ｃｍ３〜１×１０１８個／ｃｍ３であることが好ましい。
また、前記半導体基板としては、前記半導体材料の結晶構造を有し、真性の半導体もしくは低濃度の不純物物質がドーピングされるものが挙げられる。
前記半導体材料の結晶構造に関し、特に制限はないが、その面方位が（１００）面に配向されるものが好ましい。また、基板上に絶縁体層を設け、その上に所望の半導体材料を形成した基板（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ基板）を用いることもできる。
このような面方位を有すると、他の面方位と比較して、前記半導体材料と同材料で形成されるエピタキシャル成長層において、該エピタキシャル成長層のゲート絶縁膜との界面周辺で生ずる格子欠陥の密度を低減できる等の利点がある。
前記低濃度の不純物物質は、前記半導体基板中に少数キャリアを生じさせる材料であれば、特に制限はなく、通常、ボロン（Ｂ）、リン（Ｐ）等が挙げられる。
また、前記半導体基板中の濃度としては、特に制限はないが、１×１０１５個／ｃｍ３〜１×１０１８個／ｃｍ３であることが好ましい。
前記イオン注入される不純物物質としては、前記ソース領域及び前記ドレイン領域において、キャリアを生じさせる材料であれば、特に制限はなく、通常、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等が挙げられる。
前記イオン注入される不純物物質の前記ソース領域及び前記ドレイン領域におけるイオン注入濃度としては、ホールに対しては価電子帯のホール濃度、電子に対しては導電帯の電子濃度を増大させ、かつ、ゲート電界を印加した際にトンネル障壁の厚さを効率的に低減させる観点から、高濃度であることが好ましく、例えば、１×１０１５ｃｍ−２〜４×１０１５ｃｍ−２が好ましい。
また、前記イオン注入の方法としては、特に制限はなく、公知のイオン注入法により実施することができ、例えば、公知のイオン注入装置を用い、前記半導体基板に対して、二フッ化ホウ素（ＢＦ２）ガス、ホスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）ガス等、又は固体Ｐ、固体Ａｓ等のイオン源を用いて、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等の不純物物質を前記半導体基板の表面側から打ち込むことで実施することができる。
前記イオン注入される不純物物質の前記ソース領域及び前記ドレイン領域におけるイオン注入濃度としては、ホールに対しては価電子帯のホール濃度、電子に対しては導電帯の電子濃度を増大させ、かつ、ゲート電界を印加した際にトンネル障壁の厚さを効率的に低減させる観点から、高濃度であることが好ましく、例えば、１×１０１５ｃｍ−２〜４×１０１５ｃｍ−２が好ましい。
また、前記イオン注入の方法としては、特に制限はなく、公知のイオン注入法により実施することができ、例えば、公知のイオン注入装置を用い、前記半導体基板に対して、二フッ化ホウ素（ＢＦ２）ガス、ホスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）ガス等、又は固体Ｐ、固体Ａｓ等のイオン源を用いて、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等の不純物物質を前記半導体基板の表面側から打ち込むことで実施することができる。
前記活性化アニールの方法としては、特に制限はなく、従来の活性化アニールと同様に実施することができる。例えば、前記活性化アニールとしては、ハロゲンランプを用い、半導体基板をランプからの光によって直接加熱して実施することができる。
前記活性化アニールの実施条件としては、前記ソース領域及び前記ドレイン領域において、前記不純物物質の急峻な濃度分布を形成する観点から、９５０℃〜１，１００℃の温度条件で、１秒〜２０秒間実施することが好ましい。
このような活性化アニールを行うことにより、前記半導体基板に前記ソース領域及び前記ドレイン領域となる前記不純物物質の高濃度領域を形成することができる。ただし、前記活性化アニールを加えることにより、前記イオン注入で注入された不純物物質は、次第に拡散し、その急峻な濃度分布は、次第に鈍化することになる。
前記ハロゲンランプを用いた活性化アニールでは、１秒程度のアニール時間でも、トンネル障壁厚さの増大（急峻な濃度分布の鈍化）を招くには十分な時間である。
前記活性化アニールの実施条件としては、前記ソース領域及び前記ドレイン領域において、前記不純物物質の急峻な濃度分布を形成する観点から、９５０℃〜１，１００℃の温度条件で、１秒〜２０秒間実施することが好ましい。
このような活性化アニールを行うことにより、前記半導体基板に前記ソース領域及び前記ドレイン領域となる前記不純物物質の高濃度領域を形成することができる。ただし、前記活性化アニールを加えることにより、前記イオン注入で注入された不純物物質は、次第に拡散し、その急峻な濃度分布は、次第に鈍化することになる。
前記ハロゲンランプを用いた活性化アニールでは、１秒程度のアニール時間でも、トンネル障壁厚さの増大（急峻な濃度分布の鈍化）を招くには十分な時間である。
なお、前記半導体基板の前記ソース領域及び前記ドレイン領域の形成領域に対し、前記イオン注入を行う際、公知のリソグラフィ技術により形成したレジスト材料をマスクとして、前記イオン注入を選択的に実施することができる。
＜エピタキシャル成長層形成工程＞
前記エピタキシャル成長層形成工程は、前記半導体基板上に前記半導体基板を形成する前記半導体材料と同じ半導体材料を堆積させ、前記ソース領域の少なくとも一部と接合するように前記半導体材料のエピタキシャル成長層を形成する工程である。
このようなエピタキシャル成長層を形成すると、急峻なトンネル接合を得ることができ、また、前記トンネル接合部分のトンネル面積を大面積化させることが可能となることから、低動作電圧で、大きなドレイン電流を得ることが可能となる。
前記エピタキシャル成長層形成工程は、前記半導体基板上に前記半導体基板を形成する前記半導体材料と同じ半導体材料を堆積させ、前記ソース領域の少なくとも一部と接合するように前記半導体材料のエピタキシャル成長層を形成する工程である。
このようなエピタキシャル成長層を形成すると、急峻なトンネル接合を得ることができ、また、前記トンネル接合部分のトンネル面積を大面積化させることが可能となることから、低動作電圧で、大きなドレイン電流を得ることが可能となる。
また、前記エピタキシャル成長層の厚みとしては、トンネル障壁を薄くする観点から、薄いことが好ましく、例えば、０.１３ｎｍ〜１０ｎｍが好ましい。
なお、前記トンネル面積の大面積化については、図３を用いて後述する。
なお、前記トンネル面積の大面積化については、図３を用いて後述する。
前記半導体材料を堆積させる方法としては、特に制限はなく、目的に応じて適宜選択することができるが、広い面積に渡って、均一かつ極めて薄い層を堆積させる観点から、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が好ましい。
前記ＣＶＤ法の実施方法としては、特に制限はなく、例えば、前記半導体基板がＳｉ半導体基板である場合には、ジシラン（Ｓｉ２Ｈ６）及び水素を用い、加熱した前記Ｓｉ半導体基板の表面において前記ジシランを分解させ、Ｓｉの結晶構造を前記Ｓｉ半導体基板の表面側に成長させることとして実施することができる。
ここで、前記ＣＶＤ法を実施する温度条件としては、高くても前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度（不拡散温度）が好ましい。
前記不拡散温度を超えると、前記不純物物質が前記エピタキシャル成長層中に拡散し、前記不純物物質の濃度の急峻性が失われ、結果、前記エピタキシャル成長層と前記ソース領域との間でトンネル障壁厚さの増加を招くことがある。
前記不拡散温度は、拡散する前記半導体基板の半導体材料と前記不純物物質の種類によって異なるが、例えば、前記半導体基板がＳｉ半導体基板であり、前記不純物物質がＢの場合、前記不拡散温度は、８００℃であり、前記不純物物質がＰの場合、前記不拡散温度は、８５０℃である。
また、前記エピタキシャル成長層の形状の成形方法としては、特に制限はなく、前記ＣＶＤ法を用いる場合、マスクを用いたリソグラフィ技術により、形状を成形しながら、前記エピタキシャル成長層の形成材料を堆積させてもよい。
前記ＣＶＤ法の実施方法としては、特に制限はなく、例えば、前記半導体基板がＳｉ半導体基板である場合には、ジシラン（Ｓｉ２Ｈ６）及び水素を用い、加熱した前記Ｓｉ半導体基板の表面において前記ジシランを分解させ、Ｓｉの結晶構造を前記Ｓｉ半導体基板の表面側に成長させることとして実施することができる。
ここで、前記ＣＶＤ法を実施する温度条件としては、高くても前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度（不拡散温度）が好ましい。
前記不拡散温度を超えると、前記不純物物質が前記エピタキシャル成長層中に拡散し、前記不純物物質の濃度の急峻性が失われ、結果、前記エピタキシャル成長層と前記ソース領域との間でトンネル障壁厚さの増加を招くことがある。
前記不拡散温度は、拡散する前記半導体基板の半導体材料と前記不純物物質の種類によって異なるが、例えば、前記半導体基板がＳｉ半導体基板であり、前記不純物物質がＢの場合、前記不拡散温度は、８００℃であり、前記不純物物質がＰの場合、前記不拡散温度は、８５０℃である。
また、前記エピタキシャル成長層の形状の成形方法としては、特に制限はなく、前記ＣＶＤ法を用いる場合、マスクを用いたリソグラフィ技術により、形状を成形しながら、前記エピタキシャル成長層の形成材料を堆積させてもよい。
＜ゲート絶縁膜形成工程＞
前記ゲート絶縁膜形成工程は、前記エピタキシャル成長層上に、該エピタキシャル成長層を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート絶縁膜を形成する工程である。
前記ゲート絶縁膜形成工程は、前記エピタキシャル成長層上に、該エピタキシャル成長層を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート絶縁膜を形成する工程である。
前記ゲート絶縁膜の形成方法としては、特に制限はないが、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、ＣＶＤ法が好ましい。
前記ＡＬＤ法、前記スパッタリング法及び前記ＣＶＤ法による前記ゲート絶縁膜の形成温度としては、高くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度（不拡散温度）とされることが好ましい。
前記不拡散温度を超えると、前記不純物物質が前記エピタキシャル成長層中に拡散し、前記不純物物質の濃度の急峻性が失われ、結果、前記エピタキシャル成長層と前記ソース領域との間でトンネル障壁厚さの増加を招くことがある。
前記ＡＬＤ法、前記スパッタリング法及び前記ＣＶＤ法による前記ゲート絶縁膜の形成温度としては、高くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度（不拡散温度）とされることが好ましい。
前記不拡散温度を超えると、前記不純物物質が前記エピタキシャル成長層中に拡散し、前記不純物物質の濃度の急峻性が失われ、結果、前記エピタキシャル成長層と前記ソース領域との間でトンネル障壁厚さの増加を招くことがある。
前記ゲート絶縁膜の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等が挙げられる。
また、前記ゲート絶縁膜の厚みとしては、特に制限はなく、２ｎｍ〜８ｎｍ程度とすればよい。
また、前記ゲート絶縁膜の形状の成形方法としては、特に制限はなく、前記ＡＬＤ法により、形状を成形しながら、直接前記ゲート絶縁膜の形成材料を堆積させてもよく、また、前記スパッタリング法、前記ＣＶＤ法を用いる場合、マスクを用いたリソグラフィ技術により、形状を成形しながら、前記ゲート絶縁膜の形成材料を堆積させてもよい。
また、前記ゲート絶縁膜の厚みとしては、特に制限はなく、２ｎｍ〜８ｎｍ程度とすればよい。
また、前記ゲート絶縁膜の形状の成形方法としては、特に制限はなく、前記ＡＬＤ法により、形状を成形しながら、直接前記ゲート絶縁膜の形成材料を堆積させてもよく、また、前記スパッタリング法、前記ＣＶＤ法を用いる場合、マスクを用いたリソグラフィ技術により、形状を成形しながら、前記ゲート絶縁膜の形成材料を堆積させてもよい。
＜ゲート電極形成工程＞
前記ゲート電極形成工程は、前記ゲート絶縁膜上に、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート電極を形成する工程である。
前記ゲート電極形成工程は、前記ゲート絶縁膜上に、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート電極を形成する工程である。
前記ゲート電極の形成方法としては、特に制限はないが、スパッタリング法、ＣＶＤ法が好ましい。
前記スパッタリング法及び前記ＣＶＤ法による前記ゲート電極の形成温度としては、高くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度（不拡散温度）とされることが好ましい。
前記不拡散温度を超えると、前記不純物物質が前記エピタキシャル成長層中に拡散し、前記不純物物質の濃度の急峻性が失われ、結果、前記エピタキシャル成長層と前記ソース領域との間でトンネル障壁厚さの増加を招くことがある。
前記スパッタリング法及び前記ＣＶＤ法による前記ゲート電極の形成温度としては、高くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度（不拡散温度）とされることが好ましい。
前記不拡散温度を超えると、前記不純物物質が前記エピタキシャル成長層中に拡散し、前記不純物物質の濃度の急峻性が失われ、結果、前記エピタキシャル成長層と前記ソース領域との間でトンネル障壁厚さの増加を招くことがある。
前記ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＴｉＮ、ＴａＮ、ＮｉＳｉ等が挙げられる。
また、前記ゲート電極の厚みとしては、特に制限はなく、１０ｎｍ〜１５０ｎｍ程度とすればよい。
また、前記ゲート電極の形状の成形方法としては、特に制限はなく、前記スパッタリング法、前記ＣＶＤ法を用いる場合、マスクを用いたリソグラフィ技術により、形状を成形しながら、前記ゲート電極の形成材料を堆積させてもよい。
また、前記ゲート電極の厚みとしては、特に制限はなく、１０ｎｍ〜１５０ｎｍ程度とすればよい。
また、前記ゲート電極の形状の成形方法としては、特に制限はなく、前記スパッタリング法、前記ＣＶＤ法を用いる場合、マスクを用いたリソグラフィ技術により、形状を成形しながら、前記ゲート電極の形成材料を堆積させてもよい。
＜その他の工程＞
前記その他の工程としては、前記各工程の実施を妨げない限り、特に制限はなく、目的に応じて適宜選択することができ、通常のＭＯＳトランジスタの製造において実施される種々の工程を実施することができる。
前記その他の工程としては、前記各工程の実施を妨げない限り、特に制限はなく、目的に応じて適宜選択することができ、通常のＭＯＳトランジスタの製造において実施される種々の工程を実施することができる。
以上の工程により製造される前記トンネル電界効果トランジスタに関し、前記トンネル接合部の前記トンネル面積の大面積化について、図３を用いて説明する。図３は、本発明の前記トンネル電界効果トランジスタの製造方法により製造されたトンネル電界効果トランジスタの概略構成を示す断面図である。
このトンネル電界効果トランジスタ１０は、ソース領域２及びドレイン領域３が形成された半導体基板１上に、エピタキシャル成長層４と、ゲート絶縁膜５と、ゲート電極６とがこの順で積層された構造を有する。
ここで、エピタキシャル成長層４は、ソース領域２の一部と接合するように半導体基板１に積層されている。また、ゲート絶縁膜５は、その一部がエピタキシャル成長層４を介してソース領域２の一部と対向配置されるように積層されている。また、ゲート電極６は、その一部がエピタキシャル成長層４及びゲート絶縁膜５を介してソース領域２の一部と対向配置されるように積層されている。
このトンネル電界効果トランジスタ１０のトンネル接合部は、エピタキシャル成長層４とソース領域２の界面において、ソース領域２及びゲート絶縁膜５が対向配置される領域として画成される。ここでは、前記トンネル接合部の面積をトンネル面積と呼ぶ。
トンネル電界効果トランジスタにおいては、トンネル効果を利用してドレイン電流を生じさせるが、ソース領域中の電子のトンネル障壁を通過する確率が大きくないことから、大きなドレイン電流を得るためには、前記トンネル面積を大面積化させることが求められる。
そのため前記トンネル接合部が、断面視で、前記トンネル接合部のゲート絶縁膜５のソース領域２側の端部位置を基端Ａとし、前記トンネル接合部のエピタキシャル成長層４の層内方向と平行にゲート絶縁膜５のドレイン領域３側の端部位置に向けて最も延在させた位置を終端Ｂとしたとき、基端Ａと終端Ｂとの最短距離（図中Ｄで示す距離）を長くして形成されるように、エピタキシャル成長層形成工程と、ゲート絶縁膜形成工程が実施されることが好ましい。
このような基端Ａと終端Ｂとの最短距離としては、短くとも６ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。
なお、前記最短距離の上限としては、特に制限はないが、必要以上のドレイン電流を生じさせることから、５，０００ｎｍ以下が好ましい。
このトンネル電界効果トランジスタ１０は、ソース領域２及びドレイン領域３が形成された半導体基板１上に、エピタキシャル成長層４と、ゲート絶縁膜５と、ゲート電極６とがこの順で積層された構造を有する。
ここで、エピタキシャル成長層４は、ソース領域２の一部と接合するように半導体基板１に積層されている。また、ゲート絶縁膜５は、その一部がエピタキシャル成長層４を介してソース領域２の一部と対向配置されるように積層されている。また、ゲート電極６は、その一部がエピタキシャル成長層４及びゲート絶縁膜５を介してソース領域２の一部と対向配置されるように積層されている。
このトンネル電界効果トランジスタ１０のトンネル接合部は、エピタキシャル成長層４とソース領域２の界面において、ソース領域２及びゲート絶縁膜５が対向配置される領域として画成される。ここでは、前記トンネル接合部の面積をトンネル面積と呼ぶ。
トンネル電界効果トランジスタにおいては、トンネル効果を利用してドレイン電流を生じさせるが、ソース領域中の電子のトンネル障壁を通過する確率が大きくないことから、大きなドレイン電流を得るためには、前記トンネル面積を大面積化させることが求められる。
そのため前記トンネル接合部が、断面視で、前記トンネル接合部のゲート絶縁膜５のソース領域２側の端部位置を基端Ａとし、前記トンネル接合部のエピタキシャル成長層４の層内方向と平行にゲート絶縁膜５のドレイン領域３側の端部位置に向けて最も延在させた位置を終端Ｂとしたとき、基端Ａと終端Ｂとの最短距離（図中Ｄで示す距離）を長くして形成されるように、エピタキシャル成長層形成工程と、ゲート絶縁膜形成工程が実施されることが好ましい。
このような基端Ａと終端Ｂとの最短距離としては、短くとも６ｎｍ以上であることが好ましく、１０ｎｍ以上であることがより好ましい。
なお、前記最短距離の上限としては、特に制限はないが、必要以上のドレイン電流を生じさせることから、５，０００ｎｍ以下が好ましい。
（トンネル電界効果トランジスタ）
本発明のトンネル電界効果トランジスタは、半導体基板と、前記半導体基板中に不純物物質を含ませて形成されるソース領域及びドレイン領域と、前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料をエピタキシャル成長させて形成され、前記ソース領域の少なくとも一部と接合するように配されるエピタキシャル成長層と、前記エピタキシャル成長層上に、該エピタキシャル成長層を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート絶縁膜と、前記ゲート絶縁膜上に、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート電極と、を有する。
本発明のトンネル電界効果トランジスタは、半導体基板と、前記半導体基板中に不純物物質を含ませて形成されるソース領域及びドレイン領域と、前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料をエピタキシャル成長させて形成され、前記ソース領域の少なくとも一部と接合するように配されるエピタキシャル成長層と、前記エピタキシャル成長層上に、該エピタキシャル成長層を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート絶縁膜と、前記ゲート絶縁膜上に、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート電極と、を有する。
前記トンネル電界効果トランジスタとしては、前記本発明のトンネル電界効果トランジスタの製造方法により製造することができ、前記半導体基板、前記ソース領域、前記ドレイン領域、前記エピタキシャル成長層、前記ゲート絶縁膜、及び前記ゲート電極の詳細については、前記本発明のトンネル電界効果トランジスタの製造方法において説明した事項を適用することができる。
以下では、本発明の実施例を説明するとともに、この実施例を通じて、本発明の前記トンネル電界効果トランジスタが有する特性をより詳細に説明する。
（実施例）
先ず、面方位が（１００）面であり、ボロンが低濃度（１×１０１８個／ｃｍ３以下）にドーピングされたＳｉ半導体基板上にレジストを塗布して保護層を形成した。
前記保護層をリソグラフィ技術により加工して、前記Ｓｉ半導体基板上に前記保護層が形成されていない領域と、前記保護層が形成された領域とを形成した。
この状態の前記保護層をマスクとして、前記保護層が形成されていない領域の前記Ｓｉ半導体基板に対し、不純物となる元素をイオン注入法により注入して、前記Ｓｉ半導体基板にソース領域とドレイン領域とを形成した。
即ち、イオン注入装置（アルバック社製ＩＷ−６３０）を用い、前記保護層が形成されていない領域の前記Ｓｉ半導体基板に対し、その表面側から、ｐ型不純物としてボロンを注入して前記ソース領域を形成し、ｎ型不純物としてリンを注入して前記ドレイン領域を形成した。前記ｐ型不純物及び前記ｎ型不純物の注入量は、それぞれ２×１０１５ｃｍ−２とし、前記ソース領域及び前記ドレイン領域では、これらが高濃度に注入された状態とした。前記ソース領域に前記ｐ型不純物を注入し、前記ドレイン領域に前記ｎ型不純物を注入する態様では、ｎ型トランジスタとして動作する。
その後、急速試料加熱装置（光洋サーモシステム社製ＲＬＡ−３１０８）を用い、前記ソース領域及び前記ドレイン領域が形成された前記Ｓｉ半導体基板に対し、窒素雰囲気下、約１，０００℃で１秒間程度の活性化アニールを加え、前記ｐ型不純物及び前記ｎ型不純物を活性化させた。
次いで、前記Ｓｉ半導体基板の表面を洗浄し、前記保護層を含む不要物を除去した。
以上により、ソース領域−ドレイン領域形成工程を実施した。
先ず、面方位が（１００）面であり、ボロンが低濃度（１×１０１８個／ｃｍ３以下）にドーピングされたＳｉ半導体基板上にレジストを塗布して保護層を形成した。
前記保護層をリソグラフィ技術により加工して、前記Ｓｉ半導体基板上に前記保護層が形成されていない領域と、前記保護層が形成された領域とを形成した。
この状態の前記保護層をマスクとして、前記保護層が形成されていない領域の前記Ｓｉ半導体基板に対し、不純物となる元素をイオン注入法により注入して、前記Ｓｉ半導体基板にソース領域とドレイン領域とを形成した。
即ち、イオン注入装置（アルバック社製ＩＷ−６３０）を用い、前記保護層が形成されていない領域の前記Ｓｉ半導体基板に対し、その表面側から、ｐ型不純物としてボロンを注入して前記ソース領域を形成し、ｎ型不純物としてリンを注入して前記ドレイン領域を形成した。前記ｐ型不純物及び前記ｎ型不純物の注入量は、それぞれ２×１０１５ｃｍ−２とし、前記ソース領域及び前記ドレイン領域では、これらが高濃度に注入された状態とした。前記ソース領域に前記ｐ型不純物を注入し、前記ドレイン領域に前記ｎ型不純物を注入する態様では、ｎ型トランジスタとして動作する。
その後、急速試料加熱装置（光洋サーモシステム社製ＲＬＡ−３１０８）を用い、前記ソース領域及び前記ドレイン領域が形成された前記Ｓｉ半導体基板に対し、窒素雰囲気下、約１，０００℃で１秒間程度の活性化アニールを加え、前記ｐ型不純物及び前記ｎ型不純物を活性化させた。
次いで、前記Ｓｉ半導体基板の表面を洗浄し、前記保護層を含む不要物を除去した。
以上により、ソース領域−ドレイン領域形成工程を実施した。
次に、前記イオン注入工程後の前記Ｓｉ半導体基板に対し、ＣＶＤ装置（日立国際電気社製）を用い、堆積温度を５００℃として前記Ｓｉ半導体基板上に真性半導体材料としてのＳｉを堆積させ、前記半導体基板の前記ソース領域の一部と接合するように前記Ｓｉのエピタキシャル成長層を厚み約２ｎｍで均一に形成した。このエピタキシャル成長層に対しては、ドーピングは行わず、前記ｐ型不純物及び前記ｎ型不純物が高濃度に注入された前記ソース領域及び前記ドレイン領域との間で急峻な不純物密度の勾配が形成されるようにする。
以上により、エピタキシャル成長層形成工程を実施した。
以上により、エピタキシャル成長層形成工程を実施した。
次に、前記エピタキシャル成長層形成工程後の前記Ｓｉ半導体基板に対し、ＡＬＤ装置（日立国際電気社製）を用い、堆積温度を２５０℃として前記エピタキシャル成長層上の一部にゲート絶縁膜形成材料としてのＨｆＯ２を堆積させ、前記ＨｆＯ２のゲート絶縁膜を厚み４ｎｍで均一に形成した。なお、前記ゲート絶縁膜は、その一部が、前記エピタキシャル成長層を介して、前記ソース領域の一部と対向配置されるように形成した。
以上により、ゲート絶縁膜形成工程を実施した。
以上により、ゲート絶縁膜形成工程を実施した。
次に、前記ゲート絶縁膜形成工程後の前記Ｓｉ半導体基板に対し、スパッタリング装置（アルバック社製Ｗ−２００）を用い、室温条件下で前記ゲート絶縁膜上にゲート電極形成材料としてのＴｉＮを一様に堆積させ、ＴｉＮのゲート電極層を厚み４０ｎｍで均一に形成した。
なお、前記ゲート電極は、リソグラフィ法により形状を加工して形成することとし、その一部が、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して、前記ソース領域の一部と対向配置されるように形成した。
以上により、ゲート電極形成工程を実施した。
なお、前記ゲート電極は、リソグラフィ法により形状を加工して形成することとし、その一部が、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して、前記ソース領域の一部と対向配置されるように形成した。
以上により、ゲート電極形成工程を実施した。
なお、前記ソース領域−ドレイン領域形成工程では、前記ソース領域にｐ型不純物を注入し、前記ドレイン領域にｎ型不純物を注入して、ｎ型トランジスタとしたが、この工程と平行して、前記半導体基板に、前記ソース領域にｎ型不純物を注入し、前記ドレイン領域にｐ型不純物を注入して、ｐ型トランジスタとして動作する領域を形成し、このソース領域及びドレイン領域に対しても、前記ゲート絶縁膜形成工程及び前記ゲート電極形成工程を実施して、１つの半導体基板中にｐ型トランジスタ（ｐＴＦＥＴ）とｎ型トランジスタ（ｎＴＦＥＴ）の動作領域を形成した。
最後に、ＣＶＤ装置（日立国際電気社製ＤＪ−８３３）を用い、堆積温度を５００℃として前記ゲート電極層が形成された領域を含む前記エピタキシャル成長層上に層間絶縁層形成材料としてのＳｉＯ２を堆積させた。
その後、リソグラフィ法により、ＳｉＯ２の堆積層を部分的に除去し、前記Ｓｉ半導体基板の前記ソース領域及び前記ドレイン領域上に位置する前記エピタキシャル成長層上にＳｉＯ２の層間絶縁層を厚み２００ｎｍで均一に形成した。
次いで、前記層間絶縁層上に引き出し電極を形成後、水素雰囲気下でシンタリングを行った。
以上により、実施例に係るトンネル電界効果トランジスタを製造した。
その後、リソグラフィ法により、ＳｉＯ２の堆積層を部分的に除去し、前記Ｓｉ半導体基板の前記ソース領域及び前記ドレイン領域上に位置する前記エピタキシャル成長層上にＳｉＯ２の層間絶縁層を厚み２００ｎｍで均一に形成した。
次いで、前記層間絶縁層上に引き出し電極を形成後、水素雰囲気下でシンタリングを行った。
以上により、実施例に係るトンネル電界効果トランジスタを製造した。
（比較例）
実施例において、エピタキシャル成長層形成工程を実施せず、前記イオン注入工程後の前記Ｓｉ半導体基板に対し、前記ゲート絶縁膜形成工程を実施したこと以外は、実施例と同様にして、比較例に係るトンネル電界効果トランジスタを製造した。
なお、この比較例に係るトンネル電界効果トランジスタは、従来のトンネル電界効果トランジスタとして製造したものである。
実施例において、エピタキシャル成長層形成工程を実施せず、前記イオン注入工程後の前記Ｓｉ半導体基板に対し、前記ゲート絶縁膜形成工程を実施したこと以外は、実施例と同様にして、比較例に係るトンネル電界効果トランジスタを製造した。
なお、この比較例に係るトンネル電界効果トランジスタは、従来のトンネル電界効果トランジスタとして製造したものである。
＜特性評価＞
前記実施例に係るトンネル電界効果トランジスタの透過電子顕微鏡による断面構造観察像と、その構造の概略を図４に示す。
前記実施例に係るトンネル電界効果トランジスタでは、前記Ｓｉ半導体基板上に厚みが約２ｎｍの前記エピタキシャル成長層が形成され、前記エピタキシャル成長層上に前記ゲート絶縁膜が形成されている。
前記Ｓｉ半導体基板におけるＳｉ原子の格子像が前記エピタキシャル成長層におけるＳｉ原子の格子像と連続的につながっており、前記エピタキシャル成長層が極めて薄く形成されていることが分かる。
この構造は、前記ゲート電極に電位を加えることにより、前記ソース領域と前記ゲート絶縁膜との間に挿入された前記エピタキシャル成長層が平行平板キャパシタの役割を果たし、前記ゲート絶縁膜が形成するゲート電界に対して平行に電子をトンネル輸送することを誘起する。
前記実施例に係るトンネル電界効果トランジスタでは、前記トンネル輸送を可能とする領域のトンネル面積は、前記エピタキシャル成長層と前記ソース領域の界面において、前記ゲート絶縁膜と前記ソース領域が対向配置される領域の面積として画成される。ここでは、前記トンネル面積は、前記ソース領域側の前記ゲート絶縁膜の端部位置Ａから、前記ドレイン領域に向かって約１，０００ｎｍの位置Ｂ（Ａ−Ｂ間距離Ｄ；約１，０００ｎｍ）で画成される領域である。
前記実施例に係るトンネル電界効果トランジスタの透過電子顕微鏡による断面構造観察像と、その構造の概略を図４に示す。
前記実施例に係るトンネル電界効果トランジスタでは、前記Ｓｉ半導体基板上に厚みが約２ｎｍの前記エピタキシャル成長層が形成され、前記エピタキシャル成長層上に前記ゲート絶縁膜が形成されている。
前記Ｓｉ半導体基板におけるＳｉ原子の格子像が前記エピタキシャル成長層におけるＳｉ原子の格子像と連続的につながっており、前記エピタキシャル成長層が極めて薄く形成されていることが分かる。
この構造は、前記ゲート電極に電位を加えることにより、前記ソース領域と前記ゲート絶縁膜との間に挿入された前記エピタキシャル成長層が平行平板キャパシタの役割を果たし、前記ゲート絶縁膜が形成するゲート電界に対して平行に電子をトンネル輸送することを誘起する。
前記実施例に係るトンネル電界効果トランジスタでは、前記トンネル輸送を可能とする領域のトンネル面積は、前記エピタキシャル成長層と前記ソース領域の界面において、前記ゲート絶縁膜と前記ソース領域が対向配置される領域の面積として画成される。ここでは、前記トンネル面積は、前記ソース領域側の前記ゲート絶縁膜の端部位置Ａから、前記ドレイン領域に向かって約１，０００ｎｍの位置Ｂ（Ａ−Ｂ間距離Ｄ；約１，０００ｎｍ）で画成される領域である。
前記実施例に係るトンネル電界効果トランジスタでは、前記エピタキシャル成長層と、不純物物質を高濃度で注入した前記ソース領域との間で、急峻な不純物密度の勾配を形成し、トンネル障壁とした。また、前記イオン注入法と前記活性化アニールで形成したバンド構造としては、あえて緩やかに形成した。
この点について、図５を用いて説明する。図５は、急峻な接合と緩やかな接合の半導体バンド構造の比較を示す図である。
この図５に示すように、急峻な不純物分布を有する接合の場合には、ｐ型領域から真性領域にかけて急激にバンドが変化する。前記ゲート電極からの電界で真性領域のバンドを湾曲させると、前記トンネル障壁は十分に薄くなり、前記トンネル効果が起こりやすい。
これに対して、緩やかな接合では、ｐ型領域から真性領域にかけてのバンド変化は緩やかで、前記ゲート電極からの電界でバンドを湾曲させた場合、前記トンネル効果が起こる程度に前記トンネル障壁を薄くするためには、大きな電界を必要とする。
前記実施例に係るトンネル電界効果トランジスタの製造では、前記エピタキシャル成長層と不純物物質を高濃度で注入した前記ソース領域との間で、急峻な不純物密度の勾配を形成してトンネル障壁とし、これ以外の接合では、前記イオン注入と前記活性化アニールとで緩やかな接合とされるため、前記トンネル障壁を有する前記接合以外での余計なトンネル輸送を排除することができ、意図しない動作を防止することができる。
ただし、意図した動作を効率よく実行させるには、前記エピタキシャル成長層と前記ソース領域との間の接合を急峻な接合として前記トンネル障壁を薄くする必要があるため、前記エピタキシャル成長層、前記ゲート絶縁膜、及び前記ゲート電極の形成時の成膜温度としては、前記不純物物質が前記半導体基板中に拡散しない温度とすることが好ましい。
このような条件で成膜を行うと、前記Ｓｉ半導体基板から前記エピタキシャル成長層中に前記不純物物質が拡散することを抑制して、前記エピタキシャル成長層−前記ソース領域間の急峻な接合を維持することができる。
この点について、図５を用いて説明する。図５は、急峻な接合と緩やかな接合の半導体バンド構造の比較を示す図である。
この図５に示すように、急峻な不純物分布を有する接合の場合には、ｐ型領域から真性領域にかけて急激にバンドが変化する。前記ゲート電極からの電界で真性領域のバンドを湾曲させると、前記トンネル障壁は十分に薄くなり、前記トンネル効果が起こりやすい。
これに対して、緩やかな接合では、ｐ型領域から真性領域にかけてのバンド変化は緩やかで、前記ゲート電極からの電界でバンドを湾曲させた場合、前記トンネル効果が起こる程度に前記トンネル障壁を薄くするためには、大きな電界を必要とする。
前記実施例に係るトンネル電界効果トランジスタの製造では、前記エピタキシャル成長層と不純物物質を高濃度で注入した前記ソース領域との間で、急峻な不純物密度の勾配を形成してトンネル障壁とし、これ以外の接合では、前記イオン注入と前記活性化アニールとで緩やかな接合とされるため、前記トンネル障壁を有する前記接合以外での余計なトンネル輸送を排除することができ、意図しない動作を防止することができる。
ただし、意図した動作を効率よく実行させるには、前記エピタキシャル成長層と前記ソース領域との間の接合を急峻な接合として前記トンネル障壁を薄くする必要があるため、前記エピタキシャル成長層、前記ゲート絶縁膜、及び前記ゲート電極の形成時の成膜温度としては、前記不純物物質が前記半導体基板中に拡散しない温度とすることが好ましい。
このような条件で成膜を行うと、前記Ｓｉ半導体基板から前記エピタキシャル成長層中に前記不純物物質が拡散することを抑制して、前記エピタキシャル成長層−前記ソース領域間の急峻な接合を維持することができる。
前記実施例に係るトンネル電界効果トランジスタの伝達特性を図６に示す。図６中、横軸がゲート電圧、縦軸が対数表示のドレイン電流を示す。
この図６に示すように、ｎ型、ｐ型のいずれのトランジスタ（ｎＴＦＥＴ、ｐＴＦＥＴ）においても、ゲート電極からの正負の電圧印加に対応したドレイン電流の変化が認められ、前記実施例に係るトンネル電界効果トランジスタのオン・オフ動作が確認された。
この図６に示すように、ｎ型、ｐ型のいずれのトランジスタ（ｎＴＦＥＴ、ｐＴＦＥＴ）においても、ゲート電極からの正負の電圧印加に対応したドレイン電流の変化が認められ、前記実施例に係るトンネル電界効果トランジスタのオン・オフ動作が確認された。
前記オン・オフ動作に関し、前記実施例に係るトンネル電界効果トランジスタ及び通常のＭＯＳトランジスタのバンド構造と併せて説明する。
前記ＭＯＳトランジスタのバンド構造を図７（ａ）に示す。
この図７（ａ）に示すように、前記ＭＯＳトランジスタは、前記ゲート電極に負の電位を印加して、ｐ型の前記ソース領域中のホールに対する障壁高さを低下させて動作を行う。
これに対して、前記実施例に係るトンネル電界効果トランジスタの場合には、前記ＭＯＳトランジスタとは逆方向となる正のゲート電位を加えて動作を行う。この様子を図７（ｂ）を用いて説明する。図７（ｂ）は、前記実施例に係るトンネル電界効果トランジスタのバンド構造を示す図である。
この図７（ｂ）に示すように、前記実施例に係るトンネル電界効果トランジスタでは、前記ＭＯＳトランジスタとは逆方向となる正のゲート電位を加えると、ｐ型の前記ソース領域中から電子がトンネル効果によりチャネルに輸送され、ドレイン電流となる（図６中のｎＴＦＥＴの動作を参照）。
このように、前記実施例に係るトンネル電界効果トランジスタでは、前記ＭＯＳトランジスタとは異なり、トンネル効果により動作する。
前記ＭＯＳトランジスタのバンド構造を図７（ａ）に示す。
この図７（ａ）に示すように、前記ＭＯＳトランジスタは、前記ゲート電極に負の電位を印加して、ｐ型の前記ソース領域中のホールに対する障壁高さを低下させて動作を行う。
これに対して、前記実施例に係るトンネル電界効果トランジスタの場合には、前記ＭＯＳトランジスタとは逆方向となる正のゲート電位を加えて動作を行う。この様子を図７（ｂ）を用いて説明する。図７（ｂ）は、前記実施例に係るトンネル電界効果トランジスタのバンド構造を示す図である。
この図７（ｂ）に示すように、前記実施例に係るトンネル電界効果トランジスタでは、前記ＭＯＳトランジスタとは逆方向となる正のゲート電位を加えると、ｐ型の前記ソース領域中から電子がトンネル効果によりチャネルに輸送され、ドレイン電流となる（図６中のｎＴＦＥＴの動作を参照）。
このように、前記実施例に係るトンネル電界効果トランジスタでは、前記ＭＯＳトランジスタとは異なり、トンネル効果により動作する。
次に、前記実施例に係るトンネル電界効果トランジスタのバンド構造に関し、前記比較例に係るトンネル電界効果トランジスタのバンド構造と比較して説明する。
前記比較例に係るトンネル電界効果トランジスタのバンド構造を図８（ａ）に示す。
この図８（ａ）に示すように、前記比較例に係るトンネル電界効果トランジスタは、前記ゲート電極の電位により、前記ゲート絶縁膜と前記チャネル領域の界面で、前記チャネル領域における半導体のバンドを湾曲させ、前記ソース領域とチャネルの間のトンネル障壁を薄くして、前記ゲート電極から生ずる電界の方向に対して垂直方向（図中のＸ方向）にトンネル輸送を行う。
この際、電界効果でバンドが湾曲する距離は、前記Ｓｉ半導体基板における前記ゲート絶縁膜との界面からその厚み方向（図中のＸ方向に対して垂直方向）に向けて高々２ｎｍ〜３ｎｍ程度の距離であり、前記比較例に係るトンネル電界効果トランジスタのトンネル面積は、この距離に応じて画成される。
前記比較例に係るトンネル電界効果トランジスタのバンド構造を図８（ａ）に示す。
この図８（ａ）に示すように、前記比較例に係るトンネル電界効果トランジスタは、前記ゲート電極の電位により、前記ゲート絶縁膜と前記チャネル領域の界面で、前記チャネル領域における半導体のバンドを湾曲させ、前記ソース領域とチャネルの間のトンネル障壁を薄くして、前記ゲート電極から生ずる電界の方向に対して垂直方向（図中のＸ方向）にトンネル輸送を行う。
この際、電界効果でバンドが湾曲する距離は、前記Ｓｉ半導体基板における前記ゲート絶縁膜との界面からその厚み方向（図中のＸ方向に対して垂直方向）に向けて高々２ｎｍ〜３ｎｍ程度の距離であり、前記比較例に係るトンネル電界効果トランジスタのトンネル面積は、この距離に応じて画成される。
これに対して、前記実施例に係るトンネル電界効果トランジスタのバンド構造を図８（ｂ）に示す。
この図８（ｂ）に示すように、前記実施例に係るトンネル電界効果トランジスタは、前記ゲート電極の電位により、前記エピタキシャル成長層の前記ゲート絶縁膜と前記ソース領域とが対向配置されるトンネル部分で、前記エピタキシャル成長層における半導体のバンドを湾曲させ、前記ソース領域と前記エピタキシャル成長層の間のトンネル障壁を薄くして、前記ゲート絶縁膜の電界の方向に対して平行方向（図中のＸ方向に対して垂直方向）にトンネル輸送を行い、ドレイン電流を生じさせる。
この際、前記トンネル部分のトンネル面積は、前記トンネル部分に関わる前記ゲート絶縁膜と前記ソース領域の配置により適宜変更することができ、前記比較例に係るトンネル電界効果トランジスタのトンネル面積の場合のような制約（バンドの湾曲距離）がないことから、大面積化することができる。
例えば、前記実施例に係るトンネル電界効果トランジスタにおいては、前記トンネル面積を画成する前記トンネル接合部の距離（図４中のＤ）、即ち、前記ソース領域側の前記ゲート絶縁膜の端部位置Ａから前記ドレイン領域に向けて、前記エピタキシャル成長層の層内方向と平行に延在する位置Ｂの距離Ｄを約１，０００ｎｍとしており、前記比較例に係るトンネル電界効果トランジスタのトンネル面積に対して、およそ３００倍以上のトンネル面積を付与することができている。
この図８（ｂ）に示すように、前記実施例に係るトンネル電界効果トランジスタは、前記ゲート電極の電位により、前記エピタキシャル成長層の前記ゲート絶縁膜と前記ソース領域とが対向配置されるトンネル部分で、前記エピタキシャル成長層における半導体のバンドを湾曲させ、前記ソース領域と前記エピタキシャル成長層の間のトンネル障壁を薄くして、前記ゲート絶縁膜の電界の方向に対して平行方向（図中のＸ方向に対して垂直方向）にトンネル輸送を行い、ドレイン電流を生じさせる。
この際、前記トンネル部分のトンネル面積は、前記トンネル部分に関わる前記ゲート絶縁膜と前記ソース領域の配置により適宜変更することができ、前記比較例に係るトンネル電界効果トランジスタのトンネル面積の場合のような制約（バンドの湾曲距離）がないことから、大面積化することができる。
例えば、前記実施例に係るトンネル電界効果トランジスタにおいては、前記トンネル面積を画成する前記トンネル接合部の距離（図４中のＤ）、即ち、前記ソース領域側の前記ゲート絶縁膜の端部位置Ａから前記ドレイン領域に向けて、前記エピタキシャル成長層の層内方向と平行に延在する位置Ｂの距離Ｄを約１，０００ｎｍとしており、前記比較例に係るトンネル電界効果トランジスタのトンネル面積に対して、およそ３００倍以上のトンネル面積を付与することができている。
最後に、前記比較例に係るトンネル電界効果トランジスタと前記実施例に係るトンネル電界効果トランジスタの伝達特性について説明する。
前記比較例に係るトンネル電界効果トランジスタと前記実施例に係るトンネル電界効果トランジスタの伝達特性を図９に示す。図９中、横軸は、ゲート電圧を示し、縦軸は、ドレイン電流を示す。
この図９に示すように、前記実施例に係るトンネル電界効果トランジスタにおいては、前記比較例に係るトンネル電界効果トランジスタに対して、約１〜２桁増のドレイン電流を得ることができている。更に、ドレイン電流の立ち上がりに関しても、前記実施例に係るトンネル電界効果トランジスタの方が低い電圧とされる。
なお、図９では、ｐ型のトランジスタに関する伝達特性を示して説明を行ったが、ｎ型のトランジスタに関しても同様の伝達特性を示す。
以上のように、前記実施例に係るトンネル電界効果トランジスタは、従来のトンネル電界効果トランジスタでは成し得なかった低電圧動作、高ドレイン電流動作が可能であり、延いてはＬＳＩのより一層の低消費電力化を期待することができる。
前記比較例に係るトンネル電界効果トランジスタと前記実施例に係るトンネル電界効果トランジスタの伝達特性を図９に示す。図９中、横軸は、ゲート電圧を示し、縦軸は、ドレイン電流を示す。
この図９に示すように、前記実施例に係るトンネル電界効果トランジスタにおいては、前記比較例に係るトンネル電界効果トランジスタに対して、約１〜２桁増のドレイン電流を得ることができている。更に、ドレイン電流の立ち上がりに関しても、前記実施例に係るトンネル電界効果トランジスタの方が低い電圧とされる。
なお、図９では、ｐ型のトランジスタに関する伝達特性を示して説明を行ったが、ｎ型のトランジスタに関しても同様の伝達特性を示す。
以上のように、前記実施例に係るトンネル電界効果トランジスタは、従来のトンネル電界効果トランジスタでは成し得なかった低電圧動作、高ドレイン電流動作が可能であり、延いてはＬＳＩのより一層の低消費電力化を期待することができる。
１，１０１ 半導体基板
２，１０２ ソース領域
３，１０３ ドレイン領域
４ エピタキシャル成長層
５，１０５ ゲート絶縁膜
６，１０６ ゲート電極
１０，１００ トンネル電界効果トランジスタ
２，１０２ ソース領域
３，１０３ ドレイン領域
４ エピタキシャル成長層
５，１０５ ゲート絶縁膜
６，１０６ ゲート電極
１０，１００ トンネル電界効果トランジスタ
Claims (8)
- 半導体基板に対し、その表面側から不純物物質をイオン注入し、前記不純物物質を活性化アニールにより活性化させてソース領域及びドレイン領域を形成するソース領域−ドレイン領域形成工程と、
前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料を堆積させ、前記ソース領域の少なくとも一部と接合するように前記半導体材料のエピタキシャル成長層を形成するエピタキシャル成長層形成工程と、
前記エピタキシャル成長層上に、該エピタキシャル成長層を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、前記エピタキシャル成長層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるようにゲート電極を形成するゲート電極形成工程と、
を含み、
前記ソース領域−ドレイン領域形成工程における前記活性化アニールの温度条件が低くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散する温度とされ、
前記エピタキシャル成長層形成工程における前記半導体材料の堆積がＣＶＤ法により実施され、前記ＣＶＤ法の温度条件が高くとも前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が前記半導体基板中に拡散しない温度とされることを特徴とするトンネル電界効果トランジスタの製造方法。 - エピタキシャル成長層とソース領域の界面において、前記ソース領域及びゲート絶縁膜が対向配置される領域で画成されるトンネル接合部が、断面視で、前記トンネル接合部の前記ゲート絶縁膜の前記ソース領域側の端部位置を基端Ａとし、前記トンネル接合部の前記エピタキシャル成長層の層内方向と平行に前記ゲート絶縁膜のドレイン領域側の端部位置に向けて最も延在させた位置を終端Ｂとしたとき、前記基端Ａと前記終端Ｂとの最短距離を短くとも６ｎｍとして形成されるように、エピタキシャル成長層形成工程と、ゲート絶縁膜形成工程が実施される請求項１に記載のトンネル電界効果トランジスタの製造方法。
- エピタキシャル成長層形成工程が０.１３ｎｍ〜１０ｎｍの厚みでエピタキシャル成長層を形成する工程である請求項１から２のいずれかに記載のトンネル電界効果トランジスタの製造方法。
- ゲート絶縁膜形成工程におけるゲート絶縁膜の形成がＡＬＤ法、スパッタリング法及びＣＶＤ法のいずれかにより実施され、前記ＡＬＤ法、前記スパッタリング法及び前記ＣＶＤ法の温度条件が高くともソース領域及びドレイン領域にイオン注入された不純物物質が半導体基板中に拡散しない温度とされる請求項１から３のいずれかに記載のトンネル電界効果トランジスタの製造方法。
- ゲート電極形成工程におけるゲート電極の形成がスパッタリング法及びＣＶＤ法のいずれかにより実施され、前記スパッタリング法及び前記ＣＶＤ法の温度条件が高くともソース領域及びドレイン領域にイオン注入された不純物物質が半導体基板中に拡散しない温度とされる請求項１から４のいずれかに記載のトンネル電界効果トランジスタの製造方法。
- 半導体基板と、
前記半導体基板中に不純物物質を含ませて形成されるソース領域及びドレイン領域と、
前記半導体基板上に前記半導体基板を形成する半導体材料と同じ半導体材料で形成され、前記ソース領域の少なくとも一部と接合するように配される前記半導体材料の真性半導体層と、
前記真性半導体層上に、該真性半導体層を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート絶縁膜と、
前記ゲート絶縁膜上に、前記真性半導体層及び前記ゲート絶縁膜を介して一部が前記ソース領域の少なくとも一部と対向配置されるように配されるゲート電極と、
を有し、
前記ソース領域−前記真性半導体層間で前記不純物物質の急峻な密度勾配が形成されるとともに前記ソース領域−前記半導体基板間で前記ソース領域−前記真性半導体層間の前記不純物物質の密度勾配よりも緩やかな前記不純物物質の密度勾配が形成されることを特徴とするトンネル電界効果トランジスタ。 - 真性半導体層とソース領域の界面において、前記ソース領域及びゲート絶縁膜が対向配置される領域で画成されるトンネル接合部が、断面視で、前記トンネル接合部の前記ゲート絶縁膜の前記ソース領域側の端部位置を基端Ａとし、前記トンネル接合部の前記真性半導体層の層内方向と平行に前記ゲート絶縁膜のドレイン領域側の端部位置に向けて最も延在させた位置を終端Ｂとしたとき、前記基端Ａと前記終端Ｂとの最短距離を短くとも６ｎｍとして形成される請求項６に記載のトンネル電界効果トランジスタ。
- 真性半導体層の厚みが０.１３ｎｍ〜１０ｎｍである請求項６から７のいずれかに記載のトンネル電界効果トランジスタ。
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