CN112731121A - 芯片及其测试方法 - Google Patents

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CN112731121A CN201910974362.3A CN201910974362A CN112731121A CN 112731121 A CN112731121 A CN 112731121A CN 201910974362 A CN201910974362 A CN 201910974362A CN 112731121 A CN112731121 A CN 112731121A
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永昇平
薛培英
郭俊仪
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract

一种芯片及芯片测试方法。所述芯片测试方法包含以下步骤：由编码电路输出多个测试序列至多个扫描链；由多个扫描链依据多个测试序列产生多个扫描输出数据；以及由解码电路依据多个扫描输出数据判断多个扫描链是否存在错误。

Description

芯片及其测试方法
技术领域
本公开涉及一种芯片及其测试方法，且特别涉及扫描链测试的芯片及其测试方法。
背景技术
现有的芯片测试方式是由自动测试机台输入控制信号将芯片切换至扫描模式(scan mode)后，使用拥有高错误覆盖率的扫描测试序列通过扫描链(scan chain)进行测试及诊断，借此找出芯片中错误失效的位置供工程师分析。但这样的测试流程需要昂贵的自动测试机台才能进行测试，且无法得知集成电路芯片测试失败是因为芯片内的数字逻辑有缺陷，或是无法成功进入扫描模式进行测试所致。
发明内容
本公开的一实施方式在于提供一种芯片测试方法。此芯片测试方法包含以下步骤：由编码电路输出多个测试序列至多个扫描链；由多个扫描链依据多个测试序列产生多个扫描输出数据；以及由解码电路依据多个扫描输出数据判断多个扫描链是否存在错误。
本公开的另一实施方式在于提供一种芯片。此芯片包含多个扫描链、编码电路以及解码电路。编码电路用以输出多个测试序列至多个扫描链。解码电路用以由多个扫描链接收多个扫描输出数据，并依据多个扫描输出数据判断多个扫描链是否存在错误，其中多个扫描输出数据是由多个扫描链依据多个测试序列所产生。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图的说明如下：
图1是根据本公开的一些实施例所示出的一种芯片的示意图；
图2是根据本公开的一些实施例所示出的一种测试方法的流程图；
图3是根据本公开的一些实施例所示出的一种编码电路的示意图；
图4是根据本公开的一些实施例所示出的另一种编码电路的示意图；
图5是根据本公开的一些实施例所示出的一种解码电路的示意图；
图6是根据本公开的一些实施例所示出的一种解码电路的示意图；以及
图7是根据本公开的一些实施例所示出的另一种解码电路的示意图。
符号说明
100：芯片
190：模式切换电路
130A至130E：扫描链
132A至132C：功能逻辑电路
110、110A、110B：编码电路
150、150A、150B：解码电路
152、152A、152B：补位电路
154、154A、154B：子解码电路
159A至159E：子补位电路
900：微处理器
SC：控制信号
170、172A至172E：多工器
ER：判断数据
SE：致能信号
SI1至SI5：扫描输入数据
FI1至FI4：接收功能输入数据
SO1至SO5：扫描输出数据
FO1至FO3：功能输出数据
Din1至Din4：输入位元
Do1至Do4：输出位元
Check_bit1至Check_bit3：检查位元
Error：输出位元
200：芯片测试方法
S210至S230：步骤
具体实施方式
以下公开提供许多不同实施例或例证用以实施本发明的不同特征。特殊例证中的元件及配置在以下讨论中被用来简化本公开。所讨论的任何例证只用来作解说的用途，并不会以任何方式限制本发明或其例证的范围和意义。
图1是根据本公开的一些实施例所示出的一种芯片100的示意图。芯片100包含多个扫描链130A至130C、编码电路110以及解码电路150。于连接关系上，多个扫描链130A至130C耦接于编码电路110以及解码电路150。芯片100耦接于一微处理器900，以依据微处理器900所传送的信息切换芯片100操作于功能模式或扫描链测试模式。图1所示出的芯片100仅作为例示，但本公开并不以此为限。
于部分实施例中，芯片100还包含模式切换电路190、多个多工器172A至172C、多工器170。模式切换电路190用以依据微处理器900所传送的信息以传送控制信号SC至多工器170、及多工器172A至172C。于连接关系上，多工器172A至172C的控制端耦接于模式切换电路190，多工器172A至172C的其中一个输入端用以接收扫描输入数据SI1至SI3，多工器172A至172C的另一个输入端耦接于编码电路110，而多工器172A至172C的输出端耦接于扫描链130A至130C。此外，多工器170的控制端耦接于模式切换电路190，多工器170的其中一个输入端用以接收致能信号SE，而多工器170的输出端耦接于扫描链130A至130C。
如图1所示出，芯片100包含多个功能逻辑电路132A至132C。功能逻辑电路132A至132C分别与扫描链130A至130C中的一者相对应。功能逻辑电路132A至132C的一端用以接收功能输入数据FI1至FI4，功能逻辑电路132A至132C的另一端用以送出功能输出数据FO1至FO3。
关于本发明的实施方式的细节于以下参阅图2公开，其中图2是适用于图1中的芯片100的测试方法200的流程图。图2为根据本发明一些实施例所示出的测试方法200的流程图。然而，本发明的实施方式不以此为限制。测试方法200包含步骤S210至S230。为使本实施例的芯片测试方法200易于理解，请一并参阅图1。
步骤S210：由编码电路输出多个测试序列至多个扫描链。请一并参阅图1。于部分实施例中，编码电路110输出多个测试序列至多个扫描链。详细而言，于部分实施例中，编码电路110接收多个扫描输入数据SI1至SI3，并依据多个扫描输入数据SI1至SI3以及至少一检查数据以产生多个测试序列。
关于步骤S210的其中一种实施方式，请一并参阅图3。图3是根据本公开的一些实施例所示出的一种编码电路110A的示意图。编码电路110A为奇偶校验编码电路，包含输入位元Din1至Din4以及输出位元Do1至Do4和检查位元Check_bit1。如图3所示，编码电路110A接收扫描输入数据SI1至SI4以组成输入位元Din1至Din4，并依据扫描输入数据SI1至SI4以及检查数据以产生测试序列，且测试序列包含输出位元Do1至Do4和检查位元Check_bit1。编码电路110A将输出位元Do1至Do4和检查位元Check_bit1传送至扫描链130A至130E。
关于步骤S210的另一种实施方式，请一并参阅图4。图4是根据本公开的一些实施例所示出的另一种编码电路110B的示意图。编码电路110B为汉明码编码电路，包含输入位元Din1至Din2以及输出位元Do1至Do2和检查位元Check_bit1至Check_bit3。如图4所示，编码电路110B接收扫描输入数据SI1至SI2以组成输入位元Din1至Din2，并依据扫描输入数据SI1至SI2以及检查数据以产生测试序列，且测试序列包含输出位元Do1至Do2和检查位元Check_bit1至Check_bit3。编码电路110B将输出位元Do1至Do2和检查位元Check_bit1至Check_bit3传送至扫描链130A至130E。
于部分实施例中，于步骤S210中，编码电路110先将测试序列传送至多工器172A至172E，再由多工器172A至172E于扫描链测试模式时传送测试序列至扫描链130A至130E。于部分实施例中，多工器172A至172E是依据模式切换电路190所传送的控制信号SC以切换至扫描链测试模式。
步骤S220：由多个扫描链依据多个测试序列产生多个扫描输出数据。请一并参阅图1，扫描链130A至130C于接收测试序列后，产生扫描输出数据SO1至SO3，并传送扫描输出数据SO1至SO3到解码电路150。于部分实施例中，于步骤S220中，多工器170依据模式切换电路190所传送的控制信号SC以输出致能信号SE至扫描链130A至130C，以使扫描链130A至130C操作于扫描链测试模式。
步骤S230：由解码电路依据多个扫描输出数据判断多个扫描链是否存在错误。请一并参阅图1，解码电路150依据多个扫描输出数据SO1至SO3以判断扫描链130A至130C中是否存在错误。
请一并参阅图5。图5是根据本公开的一些实施例所示出的一种解码电路的示意图。于部分实施例中，解码电路150包含补位电路152以及子解码电路154。于步骤S230中，扫描链130A至130E传送扫描输出数据SO1至SO5到补位电路152。补位电路152对扫描输出数据SO1至SO5进行补位处理以产生长度相同的补位后数据，并传送补位后数据至子解码电路154。
详细而言，当扫描链130A至130E的长度不相同时，扫描链130A至130E所产生的扫描输出数据SO1至SO5的长度不相同。若是扫描输出数据SO1至SO5中的最大长度为Lmax，补位电路152对扫描输出数据SO1至SO5进行补位处理以使扫描输出数据SO1至SO5的长度均为最大长度Lmax。其中，补位电路152是通过整合不同长度的移位暂存器(shift register)，以达到扫描链补位功能。例如，本实施例中扫描链130A至130E长度分别为L1、L2、L3、L4及L5，且定义扫描链130A至130E的最大长度为Lmax。为了使扫描链输出数据SO及检查位元Check_bit能在同一个时钟到达子解码电路154，补位电路152分别在对应的扫描链输出端加上(Lmax-L1)、(Lmax-L2)、(Lmax-L3)、(Lmax-L4)及(Lmax-L5)长度的移位暂存器，借此达到扫描链补位功能。于进行补位处理后，补位电路152产生补位后数据，并将补位后数据传送至子解码电路154。于部分实施例中，子解码电路154依据补位后数据产生判断数据ER。判断数据ER用以指示扫描链130A至130E是否存在错误。
于部分实施例中，如图5所示，补位电路152包含子补位电路159A至159E。子补位电路159A至159E分别与扫描链130A至130E中的其中一者耦接，用以对扫描链130A至130E中的其中一者所传送的输出数据进行补位处理。
关于步骤S230的其中一种实施方式，请一并参阅图6。图6是根据本公开的一些实施例所示出的一种解码电路150A的示意图。子解码电路154A为奇偶校验解码电路，包含输入位元Din1至Din4以及检查位元Check_bit1。子解码电路154A依据输入位元Din1至Din4以及检查位元Check_bit1以判断扫描链130A至130E是否存在错误，并将判断结果由输出位元Error输出。
关于步骤S230的另一种实施方式，请一并参阅图7。图7是根据本公开的一些实施例所示出的另一种解码电路150B的示意图。子解码电路154B为汉明码解码电路，包含输入位元Din1至Din2以及检查位元Check_bit1至Check_bit3。子解码电路154B依据输入位元Din1至Din2以及检查位元Check_bit1至Check_bit3以判断扫描链130A至130E是否存在错误，并将判断结果由输出位元Error输出。
于部分实施例中，解码电路150与编码电路110相对应。也就是说，当编码电路110为奇偶校验编码电路时，解码电路150即为奇偶校验解码电路。而当编码电路110为汉明码编码电路时，解码电路150即为汉明码解码电路。此外，上述解码电路与编码电路仅作为例示说明之用，其他类型的解码电路与编码电路，例如低密度奇偶校验码(Low-DensityParity-Check,LDPC Code)、BCH更正码、循环冗余检查码等编码与解码技术亦在本实施的范围之内。
此外，如本公开附图所示的扫描链130A至130E的长度、扫描链130A至130E的数量、多工器172A至172E的数量等均仅作为例示说明之用，本公开的实施方式不以此为限制。
由上述本公开的实施方式可知，本公开的实施例通过提供一种芯片及其测试方法，通过整合扫描链侦错电路于集成电路芯片里，即将编码电路与解码电路整合于芯片中，工程师可直接在芯片端进行扫描链的测试，借此加速快速厘清测试序列失效是否为无法进入扫描模式所致，并降低自动测试机台排错所增加的测试成本。
另外，上述例示包含按序的示范步骤，但所述步骤不必依所显示的顺序被执行。以不同顺序执行所述步骤皆在本公开内容的考量范围内。在本公开内容的实施例的构思与范围内，可视情况增加、取代、变更顺序及/或省略所述步骤。
虽然本公开已以实施方式公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的构思和范围内，当可作各种的变动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种芯片测试方法，包含：
由一编码电路输出多个测试序列至多个扫描链；
由所述多个扫描链依据所述多个测试序列产生多个扫描输出数据；以及
由一解码电路依据所述多个扫描输出数据判断所述多个扫描链是否存在错误。
2.如权利要求1所述的芯片测试方法，包含：
由多个多工器于一扫描链测试模式时传送所述多个测试序列至所述多个扫描链；以及
由一模式切换电路输出一控制信号至所述多个多工器，以切换所述多个多工器至该扫描链测试模式。
3.如权利要求1所述的芯片测试方法，其中所述多个扫描输出数据包含一最大长度，其中该芯片测试方法还包含：
由一补位电路对所述多个扫描输出数据进行补位处理，以产生长度相同的多个补位后数据；以及
由该补位电路进行补位处理以使所述多个扫描输出数据的长度相等于该最大长度。
4.一种芯片，包含：
多个扫描链；
一编码电路，用以输出多个测试序列至所述多个扫描链；以及
一解码电路，用以由所述多个扫描链接收多个扫描输出数据，并依据所述多个扫描输出数据判断所述多个扫描链是否存在错误，其中所述多个扫描输出数据是由所述多个扫描链依据所述多个测试序列所产生。
5.如权利要求4所述的芯片，还包含：
多个多工器，耦接于编码电路以及所述多个扫描链，用以依据一控制信号以切换至一扫描链测试模式，并于切换至该扫描链测试模式时传送所述多个测试序列至所述多个扫描链；以及
一模式切换电路，用以输出该控制信号至所述多个多工器。
6.如权利要求4所述的芯片，还包含：
一多工器，用以依据一控制信号输出一致能信号至所述多个扫描链，以使所述多个扫描链操作于一扫描链测试模式；以及
一模式切换电路，用以输出该控制信号至该多工器。
7.如权利要求4所述的芯片，其中该解码电路包含：
一补位电路，用以对所述多个扫描输出数据进行补位处理，以产生长度相同的多个补位后数据。
8.如权利要求7所述的芯片，其中该解码电路还用以依据所述多个补位后数据产生一判断数据，其中该判断数据用以指示所述多个扫描链是否存在错误。
9.如权利要求7所述的芯片，其中所述多个扫描输出数据包含一最大长度，其中该补位电路还用以使所述多个扫描输出数据的长度相等于该最大长度。
10.如权利要求4所述的芯片，其中该编码电路还用以接收多个扫描输入数据，并依据所述多个扫描输入数据以及至少一检查数据以产生所述多个测试序列。
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