CN112713895B - 一种时钟检测电路及方法 - Google Patents
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Abstract
本发明涉及一种时钟检测电路及方法，包括：毛刺消除单元、第一计数器、第二计数器以及检测单元，其中，毛刺消除单元，用于输入待测时钟信号，并且对待测时钟信号消除毛刺以得到第一信号；第一计数器记录第一信号的第一跳变沿参数；第二计数器记录第二信号的与第一跳变沿参数类型相同的第二跳变沿参数；第二信号经过同步处理后与第一信号同步；检测单元判断第一跳变沿参数和第二跳变沿参数是否相同，并根据判断结果输出用于检测待测时钟信号中是否有毛刺的信号。本发明通过比较消除毛刺后的时钟信号和未消除毛刺的原始时钟信号的跳变沿参数，来检测待测时钟信号中是否有毛刺，利用待测时钟信号自身就可进行检测，无需外部时钟，且提高了检测精度。
Description
技术领域
本发明涉及时钟检测领域，尤其涉及一种时钟检测电路及方法。
背景技术
目前，现有技术中时钟信号在MCU工作时贯穿整个芯片，为提高MCU工作频率的选择灵活性与降低电路功耗等问题，一般会有几种时钟源可供选择。芯片内部没有工作需求的部分也可以将其时钟停止以降低功耗。
时钟质量的高低对MCU是否能够正常工作有着极大地影响，但是由于时钟信号的生成、时钟源的切换及周围环境的干扰等问题，均会造成时钟不稳定的情况，使信号中存在毛刺，这种现象在MCU工作中是不希望发生的。
现在普遍对时钟毛刺的检查方法往往都需要外部提供一个高频的时钟信号。例如通过外部高频时钟来对待检测时钟信号的相邻两个上升沿或下降沿之间进行计数处理，再将其与期望值进行比较来确定时钟是否存在毛刺，由于需要使用外部时钟，一般外部时钟必须是高于待测时钟的4-10倍的高频信号，如果高频信号的频率不够将会导致检测时钟的结果不准确，使得该方法在使用上具有很大的局限性。
发明内容
为了解决由外部高频时钟来检测时钟信号带来的局限性问题，本发明提供了一种时钟检测电路及方法。
第一方面，本发明提供了一种时钟检测电路，包括：毛刺消除单元、第一计数器、第二计数器以及检测单元，其中，
毛刺消除单元，用于输入待测时钟信号，并且对所述待测时钟信号消除毛刺以得到第一信号；
第一计数器，用于输入所述第一信号，并记录所述第一信号的第一跳变沿参数；
第二计数器，用于输入所述待测时钟信号经过同步处理后的第二信号，并记录所述第二信号的与第一跳变沿参数类型相同的第二跳变沿参数；所述第二信号经过所述同步处理后与所述第一信号同步；
检测单元，所述检测单元的输入端分别与所述第一计数器和第二计数器的输出端连接，用于判断所述第一跳变沿参数和第二跳变沿参数是否相同，并根据判断结果输出用于表征所述待测时钟信号中是否有毛刺的信号。
可选地，所述毛刺消除单元包括一级消除单元和二级消除单元，所述二级消除单元包括第一或门和第一与门，其中，
所述一级消除单元包括第一消除组件和第二消除组件；
所述第一消除组件用于消除所述待测时钟信号中的低毛刺；
所述第二消除组件用于消除所述待测时钟信号中的高毛刺；
所述第一消除组件输出的信号和第二消除组件输出的信号同步；
所述第一与门的一个输入端与所述第一消除组件的输出端连接，所述第一与门的另一个输入端与所述第一或门的输出端连接；
所述第一或门的一个输入端与所述第二消除组件的输出端连接，所述第一或门的另一个输入端与所述第一与门的输出端连接，所述第一或门的输出端用于输出所述第一信号。
可选地，所述第一消除组件包括第二或门和延时器，
所述延时器的输入端与待测时钟连接，所述延时器的输出端与所述第二或门的一个输入端连接；
所述第二或门的另一个输入端与待测时钟连接；
所述第二或门的输出端与所述第一与门的一个输入端连接。
可选地，所述第二消除组件包括第二与门和延时器；
所述延时器的输入端与待测时钟连接，所述延时器的输出端与所述第二与门的一个输入端连接；
所述第二与门的另一个输入端与待测时钟连接；
所述第二与门的输出端与所述第一或门的一个输入端连接。
可选地，所述第一消除组件包括第二或门和所述延时器，其中，第一消除组件和第二消除组件共用一个延时器；
所述延时器的输入端与待测时钟连接，所述延时器的输出端与所述第二或门的一个输入端连接；
所述第二或门的另一个输入端与待测时钟连接；
所述第二或门的输出端与所述第一与门的一个输入端连接。
可选地，所述第二计数器的输入端连接所述延时器的输出端。
可选地，所述延时器的延时时长大于单个毛刺的占空时长。
可选地，所述第一跳变沿参数和第二跳变沿参数均为上升沿的数量。
可选地，所述检测单元包括按位异或门和第三或门，所述按位异或门的输入端分别连接所述第一计数器和第二计数器，所述按位异或门的输出端连接所述第三或门，所述第三或门输出用于表征所述待测时钟信号中是否有毛刺的信号。
第二方面，本发明提供了一种时钟检测方法，包括如下步骤：
消除待测时钟信号中的毛刺，并得到第一信号；
记录第一信号中的第一跳变沿参数；
将待测时钟信号进行同步处理，得到与所述第一信号同步的第二信号；
记录第二信号中与第一跳变沿参数类型相同的第二跳变沿参数；
判断所述第一跳变沿参数和第二跳变沿参数是否相同；
根据判断结果，检测所述待测时钟信号中是否有毛刺。
可选地，所述消除待测时钟信号中的毛刺，并得到第一信号包括：
对所述待测时钟信号进行一级消除；
所述对所述待测时钟信号进行一级消除包括：
消除待测时钟信号中的低毛刺，并得到消除了低毛刺的第三信号；
消除待测时钟信号中的高毛刺，并得到消除了高毛刺的第四信号；
对所述第三信号和第四信号进行二级消除以得到所述第一信号。
可选地，所述消除待测时钟信号中的低毛刺，并得到消除了低毛刺的第三信号包括：
将待测时钟信号进行延时处理以得到延时后的第五信号；
将所述第五信号和所述待测时钟信号进行或运算以得到消除了低毛刺的所述第三信号。
可选地，所述消除待测时钟信号中的高毛刺，并得到消除了高毛刺的第四信号包括：
将待测时钟信号进行延时处理以得到延时后的第六信号；
将所述第六信号和所述待测时钟信号进行与运算以得到消除了高毛刺的所述第四信号。
可选地，所述消除待测时钟信号中的高毛刺，并得到消除了高毛刺的第四信号包括：
将待测时钟信号进行延时处理以得到延时后的第六信号；其中，所述第六信号和所述第五信号的延时时间相同；
将所述第六信号和所述待测时钟信号进行与运算以得到消除了高毛刺的所述第四信号。
可选地，所述第二信号分别与所述第五信号和第六信号同步。
可选地，所述延时处理的延时时长大于单个毛刺的占空时长。
可选地，所述第一跳变沿参数和第二跳变沿参数均为上升沿的数量。
可选地，所述判断所述第一跳变沿参数和第二跳变沿参数是否相同包括：
将所述第一跳变沿参数和所述第二跳变沿参数进行按位异或运算输出第七信号；
对所述第七信号进行或运算以得到判断结果。
本发明实施例提供的上述技术方案与现有技术相比具有如下优点：
本发明实施例提供的该电路，包括：毛刺消除单元、第一计数器、第二计数器以及检测单元，其中，毛刺消除单元，用于输入待测时钟信号，并且对所述待测时钟信号消除毛刺以得到第一信号；第一计数器记录所述第一信号的第一跳变沿参数；第二计数器记录所述第二信号的与第一跳变沿参数类型相同的第二跳变沿参数；所述第二信号经过所述同步处理后与所述第一信号同步；检测单元判断所述第一跳变沿参数和第二跳变沿参数是否相同，并根据判断结果输出用于检测所述待测时钟信号中是否有毛刺的信号。本发明通过比较消除毛刺后的时钟信号和未消除毛刺的原始时钟信号的跳变沿参数，来检测待测时钟信号中是否有毛刺，利用待测时钟信号自身就可进行检测，无需外部时钟，且提高了检测准确度。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一个实施例提供的一种毛刺消除单元的结构图；
图2为本发明一个实施例提供的一种毛刺消除单元的具体结构图；
图3为本发明一个实施例提供的毛刺消除单元的时序图；
图4为本发明又一实施例提供的一种时钟检测电路的结构图；
图5为本发明的一个实施例提供的一种时钟检测电路的具体电路图。
其中，1、第一消除组件；2、第二消除组件；3、毛刺消除单元；4、第一计数器；5、第二计数器；6、检测单元；7、待测时钟。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
【实施例1】
目前，现有技术中一般都是通过D触发器来消除时钟信号中的毛刺，利用D触发器对毛刺不敏感的特点来进行消除，但是现有的方式消除毛刺不彻底，为此本发明提供了一种毛刺消除单元3；
如图1所示，所述毛刺消除单元3包括一级消除单元和二级消除单元，所述二级消除单元包括第一或门和第一与门，其中，
所述一级消除单元包括第一消除组件1和第二消除组件2；
所述第一消除组件1用于消除所述待测时钟信号中的低毛刺；
所述第二消除组件2用于消除所述待测时钟信号中的高毛刺；
所述第一与门的一个输入端与所述第一消除组件1的输出端连接，所述第一与门的另一个输入端与所述第一或门的输出端连接；
所述第一或门的一个输入端与所述第二消除组件2的输出端连接，所述第一或门的另一个输入端与所述第一与门的输出端连接，所述第一或门的输出端用于输出所述第一信号。
在本实施例中，低毛刺是指待测时钟信号中在高电平产生的低电平小脉冲，高毛刺是指待测时钟信号在低电平产生的高电平小脉冲。
在本实施例中，一级消除单元通过对待测时钟信号进行初步毛刺消除处理，产生两个信号，一个是消除了低毛刺的信号，一个是消除了高毛刺的信号，并且将消除了低毛刺的信号输入第一与门，将消除了高毛刺的信号输入第一或门，根据第一与门和第一或门组成的相互跟随电路对消除了低毛刺的信号和消除了高毛刺的信号进行逻辑处理，就能够输出一个彻底消除了毛刺的信号，为了方便描述，将该彻底消除了毛刺的信号命名为第一信号。
在本实施例中，第一与门和第一或门组成一个跟随电路，利用与门和或门的运算逻辑就能够消除毛刺，具体原理如下：
与门的运算逻辑是有0输出0，只有两个输入信号都是1的情况才会输出1，或门的运算逻辑是有1输出1，只有两个输入信号都是0的情况下才会输出0。
基于上述的原理，消除了低毛刺的信号输入到第一与门时，消除了低毛刺的信号初次输入到第一与门的电平是0，那么第一与门的另一个输入端无论输入的是高电平还是低电平，输出都是0，那么第一或门的一个输入信号就是0，另一个输入信号输入的是消除了高毛刺的信号，消除了高毛刺的信号首先输入的也是低电平0，所以输出的也是0，也就是第一与门第二次的输入信号依然是0，所以即使当消除了低毛刺的信号在低电平时刻中有高毛刺时，也就是输入电平是1时，第一与门也会输出0，这样就把消除了低毛刺信号中剩余的高毛刺也就消除了，直到消除了高毛刺的信号输出1时，第一或门输出电平1，第一与门也会输出1，那么第一或门的一个输入信号就是1，当消除了高毛刺的信号中出现了低毛刺时，根据或门的运算逻辑，第一或门也会输出1，这样就把消除了高毛刺的信号中的低毛刺也消除了，这样第一或门就能够输出一个彻底消除了毛刺的信号，也就是第一信号。
需要说明的是，消除了低毛刺的信号和消除了高毛刺的信号是同步的，这样才能保证上述处理是合理进行的。
本实施例通过一级消除单元和二级消除单元实现了将待测时钟信号中的毛刺彻底消除的目的，尤其是巧妙的设计了第一与门和第一或门组成的跟随电路，通过第一消除组件1和第二消除组件2分别对待测时钟信号进行处理，产生两个信号，一个是消除了低毛刺的信号，一个是消除了高毛刺的信号，将两个信号再分别对应输入第一与门和第一或门，就能够输出一个彻底消除了毛刺的信号。
【实施例2】
实施例2包括实施例1中的全部内容，在此不再赘述，其中，所述第一消除组件1包括第二或门和延时器，
所述延时器的输入端与待测时钟7连接，所述延时器的输出端与所述第二或门的一个输入端连接；
所述第二或门的另一个输入端与待测时钟7连接；
所述第二或门的输出端与所述第一与门的一个输入端连接。
在本实施例中，第二或门的两个输入端分别输入的是待测时钟信号和经过延时后的信号，通过对两个输入信号进行或处理，能够消除低毛刺。
需要说明的是，在本实施例中，第一消除组件1可以是采用D触发器或者其他的可以实现消除高毛刺的组件，对此不作限制。
本实施例通过一个延时器和或门就实现了对低毛刺的消除，部件结构简单，成本低，且容易实现，非常巧妙。
【实施例3】
实施例3包括实施例1中的全部内容，在此不再赘述，其中，所述第二消除组件2包括第二与门和延时器；
所述延时器的输入端与待测时钟7连接，所述延时器的输出端与所述第二与门的一个输入端连接；
所述第二与门的另一个输入端与待测时钟7连接；
所述第二与门的输出端与所述第一或门的一个输入端连接。
在本实施例中，第二与门的两个输入端分别输入的是待测时钟信号和经过延时后的信号，通过对两个输入信号进行与处理，能够消除待测时钟7信号中的高毛刺。
需要说明的是，在本实施例中，第一消除组件1可以是采用D触发器或者其他的可以实现消除低毛刺的组件，对此不作限制。
本实施例通过一个延时器和与门就实现了对高毛刺的消除，部件结构简单，成本低，且容易实现，非常巧妙。
【实施例4】
实施例4包括实施例3中的全部内容，在此不再赘述，其中，如图2所示，所述第一消除组件1包括第二或门和所述延时器，其中，第一消除组件1和第二消除组件2共用一个延时器；
与门AND1和延时器组成第二消除组件2，或门OR1和所述延时器组成第一消除组件1，与门AND2和或门OR2组成二级滤除单元。
所述延时器的输入端与待测时钟7连接，所述延时器的输出端与所述第二或门的一个输入端连接；
所述第二或门的另一个输入端与待测时钟7连接；
所述第二或门的输出端与所述第一与门的一个输入端连接。
可选地，所述第二计数器5的输入端连接所述延时器的输出端。
如图3所示，为本实施例毛刺消除单元3的信号时序图。
在本发明的一些实施例中，所述延时器的延时时长大于单个毛刺的占空时长。在***中首先会根据要求检测毛刺精度的需求，设置单个毛刺的时长，只有时长小于或等于预设的时长的脉冲才会被认为是毛刺，才会对其进行消除，而延时器的延时时长必须大于该毛刺时长，且小于毛刺的上升沿与上一时刻相邻下降沿的时长才能够保证彻底消除毛刺。
【实施例5】
由于现在普遍对时钟毛刺的检查方法往往都需要外部提供一个高频的时钟信号，一般外部时钟必须是高于待测时钟7的4-10倍的高频信号，如果高频信号的频率不够将会导致检测时钟的精度降低，使得该方法在使用上具有很大的局限性。为此，本实施例提供了一种时钟检测电路，利用待测时钟7自身就可以进行检测，
如图4所示，本实施例提供的时钟检测电路，包括：毛刺消除单元3、第一计数器4、第二计数器5以及检测单元6，其中，
毛刺消除单元3，用于输入待测时钟信号，并且对所述待测时钟信号消除毛刺以得到第一信号；
第一计数器4，用于输入所述第一信号，并记录所述第一信号的第一跳变沿参数；
第二计数器5，用于输入所述待测时钟信号经过同步处理后的第二信号，并记录所述第二信号的与第一跳变沿参数类型相同的第二跳变沿参数；所述第二信号经过所述同步处理后与所述第一信号同步；
检测单元6，所述检测单元6的输入端分别与所述第一计数器4和第二计数器5的输出端连接，用于判断所述第一跳变沿参数和第二跳变沿参数是否相同，并根据判断结果输出用于表征所述待测时钟信号中是否有毛刺的信号。
在本实施例中，示例性的，第一跳变沿参数和第二跳变沿参数可以是跳变沿的数量，也可以是相邻跳变沿之间的计数值，例如，比较第一信号和第二信号中的跳变沿数量是否相同来检测是否有毛刺，如果不相同，说明有毛刺，如果相同，说明没有毛刺。
进一步，跳变沿包括上升沿和下降沿，可以是比较上升沿的数量，也可以是下降沿的数量，或者上升沿和下降沿的总数量。
在本实施例中，通过计数器记录跳变沿的数量来进行比较，相较于比较相邻跳变沿之间的计数值，在数值统计上更加简便。
在本实施例中，第一计数器4和第二计数器5采用多位计数器。
【实施例6】
本实施例包括实施例5的全部内容，且在本实施例中毛刺消除单元3采用实施例4中的毛刺消除单元3，如图5所示，第一计数器4为CNT1，第二计数器5为CNT2，
在本实施例中，所述检测单元6包括按位异或门CNT1^CNT2和第三或门OR3，所述按位异或门的输入端分别连接所述第一计数器4和第二计数器5，所述按位异或门的输出端连接所述第三或门，所述第三或门输出用于表征所述待测时钟信号中是否有毛刺的信号。
在本实施例中，第三或门是将按位异或门输出的数值位进行两两异或，的数量可以为多个，其数量的设置根据按位异或门输出的数值的位数来确定。
具体地，例如统计的第一信号中的上升沿的数量为5，第二信号中的上升沿的数量也为5，那么经过按位异或后输出的就是000，那么就需要两个第三异或门，将000从左到右进行或运算，显示左边的0和中间的0进行或运算后输出0，然后再和右边的0通过另一个第三或门进行或运算，这样最终就能输出一个数值位的信号。
本实施例通过将消除毛刺后的时钟信号和待测时钟信号中的跳变沿参数进行比较，如果相同则第三或门输出高电平，表示有毛刺，如果不同，则输出低电平，则表示没有毛刺，通过这样的结构，使得本发明利用待测时钟信号自身就能够进行检测，无需利用外部时钟，且检测精度高。
【实施例7】
本发明提供了一种时钟检测方法，包括如下步骤：
消除待测时钟信号中的毛刺，并得到第一信号；
记录第一信号中的第一跳变沿参数；
将待测时钟信号进行同步处理，得到与所述第一信号同步的第二信号；
记录第二信号中与第一跳变沿参数类型相同的第二跳变沿参数；
判断所述第一跳变沿参数和第二跳变沿参数是否相同；
根据判断结果，检测所述待测时钟信号中是否有毛刺。
若不同，则表明待测时钟信号中有毛刺。
如果相同，则标兵待测时钟信号中没有毛刺。
可选地，所述消除待测时钟信号中的毛刺，并得到第一信号包括：
对所述待测时钟信号进行一级消除；
所述对所述待测时钟信号进行一级消除包括：
消除待测时钟信号中的低毛刺，并得到消除了低毛刺的第三信号；
消除待测时钟信号中的高毛刺，并得到消除了高毛刺的第四信号；
对所述第三信号和第四信号进行二级消除以得到所述第一信号。
可选地，所述消除待测时钟信号中的低毛刺，并得到消除了低毛刺的第三信号包括：
将待测时钟信号进行延时处理以得到延时后的第五信号；
将所述第五信号和所述待测时钟信号进行或运算以得到消除了低毛刺的所述第三信号。
可选地，所述消除待测时钟信号中的高毛刺，并得到消除了高毛刺的第四信号包括：
将待测时钟信号进行延时处理以得到延时后的第六信号；
将所述第六信号和所述待测时钟信号进行与运算以得到消除了高毛刺的所述第四信号。
可选地，所述消除待测时钟信号中的高毛刺，并得到消除了高毛刺的第四信号包括：
将待测时钟信号进行延时处理以得到延时后的第六信号；其中，所述第六信号和所述第五信号的延时时间相同；
将所述第六信号和所述待测时钟信号进行与运算以得到消除了高毛刺的所述第四信号。
可选地，所述第二信号分别与所述第五信号和第六信号同步。
可选地，所述延时处理的延时时长大于单个毛刺的占空时长。
可选地，所述第一跳变沿参数和第二跳变沿参数均为上升沿的数量。
可选地，所述判断所述第一跳变沿参数和第二跳变沿参数是否相同包括：
将所述第一跳变沿参数和所述第二跳变沿参数进行按位异或运算输出第七信号；
对所述第七信号进行或运算以得到判断结果。
在本实施例中，对所述第七信号进行或运算，例如，将第七信号中的最低位数值和次低位数值进行或运算后得到一个输出信号，将该输出信号再与次低位数值的相邻的高位值进行或运算后再与相邻的高位值进行运算，依次重复，直到对第七信号中的所有数值进行或运算后输出一个最终的信号，通过该信号来判断是否有毛刺，如果该信号为高电平，则说明待测时钟信号中有毛刺，如果是低电平，说明待测时钟信号中没有毛刺。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。
Claims (16)
1.一种时钟检测电路，其特征在于，包括：毛刺消除单元、第一计数器、第二计数器以及检测单元，其中，
毛刺消除单元，用于输入待测时钟信号，并且对所述待测时钟信号消除毛刺以得到第一信号；
第一计数器，用于输入所述第一信号，并记录所述第一信号的第一跳变沿参数；
第二计数器，用于输入所述待测时钟信号经过同步处理后的第二信号，并记录所述第二信号的与第一跳变沿参数类型相同的第二跳变沿参数；所述第二信号经过所述同步处理后与所述第一信号同步；
检测单元，所述检测单元的输入端分别与所述第一计数器和第二计数器的输出端连接，用于判断所述第一跳变沿参数和第二跳变沿参数是否相同，并根据判断结果输出用于表征所述待测时钟信号中是否有毛刺的信号；
其中，所述毛刺消除单元包括一级消除单元和二级消除单元，所述二级消除单元包括第一或门和第一与门，其中，
所述一级消除单元包括第一消除组件和第二消除组件；
所述第一消除组件用于消除所述待测时钟信号中的低毛刺；
所述第二消除组件用于消除所述待测时钟信号中的高毛刺；
所述第一消除组件输出的信号和第二消除组件输出的信号同步；
所述第一与门的一个输入端与所述第一消除组件的输出端连接，所述第一与门的另一个输入端与所述第一或门的输出端连接；
所述第一或门的一个输入端与所述第二消除组件的输出端连接，所述第一或门的另一个输入端与所述第一与门的输出端连接，所述第一或门的输出端用于输出所述第一信号。
2.根据权利要求1所述的时钟检测电路，其特征在于，所述第一消除组件包括第二或门和延时器，
所述延时器的输入端与待测时钟连接，所述延时器的输出端与所述第二或门的一个输入端连接；
所述第二或门的另一个输入端与待测时钟连接；
所述第二或门的输出端与所述第一与门的一个输入端连接。
3.根据权利要求1所述的时钟检测电路，其特征在于，所述第二消除组件包括第二与门和延时器；
所述延时器的输入端与待测时钟连接，所述延时器的输出端与所述第二与门的一个输入端连接；
所述第二与门的另一个输入端与待测时钟连接；
所述第二与门的输出端与所述第一或门的一个输入端连接。
4.根据权利要求3所述的时钟检测电路，其特征在于，所述第一消除组件包括第二或门和所述延时器，其中，第一消除组件和第二消除组件共用一个延时器；
所述延时器的输入端与待测时钟连接，所述延时器的输出端与所述第二或门的一个输入端连接；
所述第二或门的另一个输入端与待测时钟连接；
所述第二或门的输出端与所述第一与门的一个输入端连接。
5.根据权利要求4所述的时钟检测电路，其特征在于，所述第二计数器的输入端连接所述延时器的输出端。
6.根据权利要求2-5任一所述的时钟检测电路，其特征在于，所述延时器的延时时长大于单个毛刺的占空时长。
7.根据权利要求1所述的时钟检测电路，其特征在于，所述第一跳变沿参数和第二跳变沿参数均为上升沿的数量。
8.根据权利要求1-5或7任一所述的时钟检测电路，其特征在于，所述检测单元包括按位异或门和第三或门，所述按位异或门的输入端分别连接所述第一计数器和第二计数器，所述按位异或门的输出端连接所述第三或门，所述第三或门输出用于表征所述待测时钟信号中是否有毛刺的信号。
9.一种时钟检测方法，其特征在于，包括如下步骤：
消除待测时钟信号中的毛刺，并得到第一信号；
记录第一信号中的第一跳变沿参数；
将待测时钟信号进行同步处理，得到与所述第一信号同步的第二信号；
记录第二信号中与第一跳变沿参数类型相同的第二跳变沿参数；
判断所述第一跳变沿参数和第二跳变沿参数是否相同；
根据判断结果，检测所述待测时钟信号中是否有毛刺；
其中，所述消除待测时钟信号中的毛刺，并得到第一信号包括：
对所述待测时钟信号进行一级消除；
所述对所述待测时钟信号进行一级消除包括：
消除待测时钟信号中的低毛刺，并得到消除了低毛刺的第三信号；
消除待测时钟信号中的高毛刺，并得到消除了高毛刺的第四信号；
对所述第三信号和第四信号进行二级消除以得到所述第一信号。
10.根据权利要求9所述的方法，其特征在于，所述消除待测时钟信号中的低毛刺，并得到消除了低毛刺的第三信号包括：
将待测时钟信号进行延时处理以得到延时后的第五信号；
将所述第五信号和所述待测时钟信号进行或运算以得到消除了低毛刺的所述第三信号。
11.根据权利要求9所述的方法，其特征在于，所述消除待测时钟信号中的高毛刺，并得到消除了高毛刺的第四信号包括：
将待测时钟信号进行延时处理以得到延时后的第六信号；
将所述第六信号和所述待测时钟信号进行与运算以得到消除了高毛刺的所述第四信号。
12.根据权利要求10所述的方法，其特征在于，所述消除待测时钟信号中的高毛刺，并得到消除了高毛刺的第四信号包括：
将待测时钟信号进行延时处理以得到延时后的第六信号；其中，所述第六信号和所述第五信号的延时时间相同；
将所述第六信号和所述待测时钟信号进行与运算以得到消除了高毛刺的所述第四信号。
13.根据权利要求12所述的方法，其特征在于，所述第二信号分别与所述第五信号和第六信号同步。
14.根据权利要求10-13任一所述的方法，其特征在于，所述延时处理的延时时长大于单个毛刺的占空时长。
15.根据权利要求9所述的方法，其特征在于，所述第一跳变沿参数和第二跳变沿参数均为上升沿的数量。
16.根据权利要求9-13或15任一所述的方法，其特征在于，所述判断所述第一跳变沿参数和第二跳变沿参数是否相同包括：
将所述第一跳变沿参数和所述第二跳变沿参数进行按位异或运算输出第七信号；
对所述第七信号进行或运算以得到判断结果。
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