CN112711296A - 一种校准*** - Google Patents

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CN112711296A CN202011561882.0A CN202011561882A CN112711296A CN 112711296 A CN112711296 A CN 112711296A CN 202011561882 A CN202011561882 A CN 202011561882A CN 112711296 A CN112711296 A CN 112711296A
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Abstract

本申请涉及一种校准***，包括：数字测试模块、控制终端和继电器阵列；数字测试模块包括：多个信号传输通道、可编程逻辑模块和主控模块；其中，每个信号传输通道的两端分别连接可编程逻辑模块和继电器阵列；主控模块与控制终端通信连接，可编程逻辑模块与继电器阵列电连接；控制终端向主控模块下发延迟校准指令；主控模块在延迟校准指令的控制下，控制可编程逻辑模块检测每个信号传输通道在数字测试模块内部的内部传输时长，任意两个信号传输通道通过继电器阵列形成闭合回路，可编程逻辑模块检测闭合回路的整体传输时长；并对数字测试模块进行同步时序校准，用以解决数字测试模块各信号传输通道间的延时问题。

Description

一种校准***
技术领域
本申请涉及芯片测试领域，尤其涉及一种校准***。
背景技术
随着芯片的制作工艺越来越先进，芯片的数据传输速率越来越快，芯片的各功能管脚间的时序关系要求也越来越高，一般通过数字测试模块的各信号传输通道与芯片的各功能管脚相连接，对芯片品质进行测试。
但是数字测试模块的各信号传输通道间与芯片的各功能管脚的连接存在延时差别，各信号传输通道无法同时对芯片的各功能管脚进行测试，导致芯片测试的准确度不高。
一般对通道间的时序校准有两种方法：第一种传统方法是通过前期设计布线长度、布线组口、通孔数量和信号传输速度等参数来保证信号传输通道间的时序同步，但是这对设计者的要求非常高，设计难度大，成本也较高；第二种传统方法是为每一路信号传输通道加入延时芯片，然后向所有信号传输通道发送校准信号，然后根据FPGA接收到的校准信号之间的延时，调整延时芯片。这种方式非常灵活的调整每一路信号传输通道的延时，且可以随时改变，但是需要大量额外的延迟芯片，会增加设备电路的复杂度、功耗和成本。
发明内容
本申请提供了一种校准***，用以解决数字测试模块各信号传输通道间的延时问题，且设计难度低，***构成简单。
本申请实施例提供了一种校准***，包括：数字测试模块、控制终端和继电器阵列；
所述数字测试模块包括：多个信号传输通道、可编程逻辑模块和主控模块；
其中，每个所述信号传输通道的两端分别连接所述可编程逻辑模块和所述继电器阵列；
所述主控模块与所述控制终端通信连接，所述可编程逻辑模块与所述继电器阵列电连接；
所述控制终端用于向所述主控模块下发延迟校准指令；
所述主控模块在所述延迟校准指令的控制下，控制所述可编程逻辑模块检测每个所述信号传输通道在所述数字测试模块内部的内部传输时长，任意两个所述信号传输通道通过所述继电器阵列形成闭合回路，所述主控模块用于控制所述可编程逻辑模块检测所述闭合回路的整体传输时长；
所述主控模块控制所述可编程逻辑模块对所述内部传输时长和所述整体传输时长进行同步时序校准；
所述同步时序校准后的数字测试模块用于对芯片的管脚进行测试。
可选地，所述可编程逻辑模块包括：延迟检测模块和时序校准模块；
所述延迟校准指令按时序分为：延迟检测指令和时序校准指令；
所述数字测试模块的主控模块用于获取所述延迟检测指令，在所述延迟检测指令的控制下，所述主控模块选定所述多个信号传输通道中的任意一个信号传输通道为参考通道，将所述多个信号传输通道中除所述参考通道之外的信号传输通道作为被测通道，所述延迟检测模块用于检测获取所述参考通道和所述被测通道的内部传输时长，及获取每个所述被测通道各自对应的闭合回路的整体传输时长，其中，所述闭合回路由所述被测通道与所述参考通道形成，并将所述内部传输时长和所述整体传输时长上传至所述控制终端；
所述控制终端用于根据所述内部传输时长和所述整体传输时长，获取各所述被测通道相对于所述参考通道的时序差异；
所述控制终端用于选定校准时序，并下发时序校准指令，所述主控模块用于获取所述时序校准指令，在所述时序校准指令的控制下，使所述时序校准模块按照所述校准时序对每个所述信号传输通道进行时序校准。
可选地，所述数字测试模块还包括：信号中转模块；
所述延迟检测指令包括：第一控制指令；
所述主控模块用于获取所述第一控制指令，在所述第一控制指令的控制下获取所述参考通道和所述被测通道的内部传输时长，其中，所述内部传输时长包括：第一时长和第二时长；
所述主控模块用于选定所述参考通道，控制所述延迟检测模块检测获取所述参考通道中激励信号往返所述可编程逻辑模块至所述信号中转模块占用的第一时长，和所述被测通道中激励信号往返所述可编程逻辑模块至所述信号中转模块占用的第二时长。
可选地，所述继电器阵列包括一个控制端；
所述延迟检测指令还包括：第二控制指令；所述整体传输时长包括：第三时长和第四时长；
所述主控模块用于获取所述第二控制指令，在所述第二控制指令的控制下，所述主控模块向所述继电器阵列的控制端发送控制信号，所述控制端在所述控制信号的控制下，使所述继电器阵列闭合，所述参考通道与所述被测通道所形成闭合回路，所述主控模块控制所述延迟检测模块检测获取所述激励信号从所述参考通道出发至所述被测通道可编程逻辑模块所占用的第三时长，获取所述激励信号从所述被测通道出发至所述参考通道的可编程逻辑模块所占用的第四时长；
所述主控模块用于将所述第一时长、所述第二时长、所述第三时长和所述第四时长，上传至所述控制终端。
可选地，所述控制终端具体用于：
根据所述第一时长、所述第二时长、所述第三时长和所述第四时长，计算出所述参考通道与所述被测通道的发送时序差异，及所述参考通道与所述被测通道的接收时序差异；
根据所述发送时序差异和所述接收时序差异，选定所述校准时序，并向所述主控模块下发所述时序校准指令。
可选地，所述控制终端具体用于：获取所述被测通道相对于所述参考通道的时序差异，选定所述被测通道相对于所述参考通道的最大延迟时长为所述校准时序，并下发所时序校准指令；
所述主控模块具体用于：接收所述时序校准指令，使所述时序校准模块依次与所述信号传输通道相连接，按照时序校准指令，依次对所述信号传输通道进行时序校准。
可选地，所述时序校准模块包括：输入/输出串并转换器和输入/输出延迟调整子模块；
所述输入/输出串并转换器与所述输入/输出延迟调整子模块相连接，所述输入/输出串并转换器通过调整所述多个信号传输通道的串行数据的位移，对所述多个信号传输通道进行第一时序校准；
所述输入/输出延迟调整子模块对所述多个信号传输通道进行第二时序校准。
本申请实施例提供的上述技术方案与现有技术相比具有如下优点：本申请实施例提供的校准***，通过控制终端控制数字测试模块内的可编程逻辑模块进行检测，获取每个数字测试模块信号传输通道的内部传输时长，及任意两个信号传输通道间的整体传输时长，根据内部传输时长和整体传输时长来确定每个信号传输通道间的时间差异，并由可编程逻辑模块对各信号传输通道进行同步时序校准，无需设计者设计复杂的线路构成，或在各信号传输通道内加入延时芯片。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例中校准***结构示意图；
图2为本申请实施例中可编程逻辑模块的结构示意图；
图3为本申请实施例中数字测试模块信号传输通道划分示意图；
图4为本申请实施例中信号传输通道与数字测试模块的连接关系示意图；
图5为本申请实施例中时序校准模块结构示意图；
图6为本申请实施例中时序校准模块具体结构示意图；
图7为本申请实施例中数字测试模块与芯片的连接关系示意图。
附图标记说明：1-数字测试模块、2-控制终端、3-继电器阵列、4-可编程逻辑模块、5-主控模块、6-信号传输通道、7-延迟检测模块、8-时序校准模块、9-信号中转模块、10-输入/输出串并转换器、11-输入/输出延迟调整子模块、12-工作时钟模块、13-芯片。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
如图1所示，本申请实施例提供了一种校准***，包括：数字测试模块1、控制终端2和继电器阵列3。
其中，控制终端2可以为计算机或云端服务器，主要用于控制校准流程的进行。
数字测试模块包括：多个信号传输通道6、可编程逻辑模块4和主控模块5。
其中，每个信号传输通道6的两端分别连接可编程逻辑模块4和继电器阵列3。
主控模块5与控制终端2通信连接，可编程逻辑模块4与继电器阵列3电连接；控制终端2用于向主控模块5下发延迟校准指令；主控模块5在延迟校准指令的控制下，控制可编程逻辑模块4检测每个信号传输通道6在数字测试模块1内部的内部传输时长，任意两个信号传输通道6通过继电器阵列3形成闭合回路，主控模块5用于控制可编程逻辑模块4检测闭合回路的整体传输时长；主控模块5控制可编程逻辑模块4对内部传输时长和整体传输时长进行同步时序校准。
同步时序校准后的数字测试模块1用于对芯片13的管脚进行测试。
在一个具体实施例中，如图2所示，可编程逻辑模块4包括：延迟检测模块7和时序校准模块8，延迟检测模块7与时序校准模块8相连接；
延迟校准指令按时序分为：延迟检测指令和时序校准指令；
数字测试模块1的主控模块5用于获取延迟检测指令，在延迟检测指令的控制下，主控模块5选定多个信号传输通道6中的任意一个信号传输通道6为参考通道，将多个信号传输通道6中除参考通道之外的信号传输通道6作为被测通道，延迟检测模块7用于检测获取参考通道和被测通道的内部传输时长，及获取每个被测通道各自对应的闭合回路的整体传输时长，其中，闭合回路由被测通道与参考通道形成，并将内部传输时长和整体传输时长上传至控制终端；
控制终端2用于根据内部传输时长和整体传输时长，获取各被测通道相对于参考通道的时序差异；
控制终端2用于选定校准时序，并下发时序校准指令，主控模块5用于获取时序校准指令，在时序校准指令的控制下，使时序校准模块8按照校准时序对每个信号传输通道进行时序校准。
例如，如图3所示，本申请为方便理解，以数字测试模块1有四条信号传输通道6为例，进行解释说明，但并不是指数字测试模块1内的信号传输通道6数量必须为四条，可以设置任意数量的信号传输通道，在此并不对数字测试模块1的信号传输通道6数量做具体限定。
数字测试模块1的四条信号传输通道6按顺序自上往下分别为第一信号传输通道、第二信号传输通道、第三信号传输通道和第四信号传输通道，主控模块5选定以第一信号传输通道作为参考通道，第二信号传输通道、第三信号传输通道和第四信号传输通道分别作为第一被测通道、第二被测通道和第三被测通道，延迟检测模块分别检测获取参考通道、第一被测通道、第二被测通道和第三被测通道的内部传输时长。
在此并不对参考通道的选取做具体限定，所有的信号传输通道6都可以作为参考通道。
延迟检测模块7分别检测获取参考通道与第一被测通道的整体传输时长、参考通道与第二被测通道的整体传输时长及参考通道与第三被测通道的整体传输时长，并将上述内部传输时长和整体传输时长发送至控制终端2。
控制终端2根据参考通道的内部传输时长、第一被测通道的内部传输时长及参考通道与第一被测通道的整体传输时长，获取第一被测通道相对于参考通道的第一时序差异。
控制终端2根据参考通道的内部传输时长、第二被测通道的内部传输时长及参考通道与第二被测通道的整体传输时长，获取第二被测通道相对于参考通道的第二时序差异。
控制终端2根据参考通道的内部传输时长、第三被测通道的内部传输时长及参考通道与第三被测通道的整体传输时长，获取第三被测通道相对于参考通道的第三时序差异。
控制终端2根据上述第一时序差异、第二时序差异和第三时序差异选出合适的校准时序。
在一个具体实施例中，如图4所示，数字测试模块1还包括：信号中转模块9；
延迟检测指令包括：第一控制指令；
主控模块5用于获取第一控制指令，在第一控制指令的控制下获取参考通道和被测通道的内部传输时长，其中，内部传输时长包括：第一时长和第二时长；
主控模块5用于选定参考通道，控制延迟检测模块7检测获取参考通道中激励信号往返可编程逻辑模块4至信号中转模块9占用的第一时长，和被测通道中激励信号往返可编程逻辑模块4至信号中转模块9占用的第二时长。
第一时长包括：参考通道的内部发送时长和内部接收时长，第二时长包括：被测通道的内部发送时长和内部接收时长。
在一个具体实施例中，继电器阵列3包括一个控制端；
延迟检测指令还包括：第二控制指令；整体传输时长包括：第三时长和第四时长；
主控模块用于获取第二控制指令，在第二控制指令的控制下，主控模块5向继电器阵列3的控制端发送控制信号，控制端在控制信号的控制下，使继电器阵列3闭合，参考通道与被测通道所形成闭合回路，主控模块5控制延迟检测模块7检测获取激励信号从参考通道出发至被测通道可编程逻辑模块4所占用的第三时长，获取激励信号从被测通道出发至参考通道的可编程逻辑模块4所占用的第四时长；
主控模块用于将第一时长、第二时长、第三时长和第四时长，上传至控制终端。
第三时长包括：参考通道的内部发送时长、参考通道的外部走线时长、被测通道的外部走线时长和被测通道的内部接收时长。
第四时长包括：被测通道的内部发送时长、被测通道的外部走线时长、参考通道的外部走线时长和参考通道的内部接收时长。
在一个具体实施例中，控制终端具体用于：
根据第一时长、第二时长、第三时长和第四时长，计算出参考通道与被测通道的发送时序差异，及参考通道与被测通道的接收时序差异；
根据发送时序差异和接收时序差异，选定校准时序，并向主控模块5下发时序校准指令。
具体实施时，设第一时长为T1、第二时长为T2、第三时长为T3和第四时长为T4。
设参考通道的内部发送时长为A、参考通道的内部接收时长为B、被测通道的内部发送时长为C、被测通道的内部接收时长为D、参考通道的外部走线时长为E及被测通道的外部走线时长为F。
则有：T1＝A+B；
T2＝C+D；
T3＝A+E+F+D；
T4＝C+E+F+B；
参考通道与被测通道的发送时序差异：A-C＝(T1-T2-T3+T4)/2。
参考通道与被测通道的接收时序差异：B-D＝(T1+T2-T3-T4)/2。
若时序差异值为负，则表示被测通道发送或接收延时大于参考通道，即被测通道滞后于参考通道。
若时序差异值为正，则表示被测通道发送或接收延时小于参考通道，即被测通道超前于参考通道。
在一个具体实施例中，控制终端2具体用于：获取被测通道相对于参考通道的时序差异，选定被测通道相对于参考通道的最大延迟时长为校准时序，并下发所时序校准指令；
主控模块5具体用于：接收时序校准指令，使时序校准模块8依次与信号传输通道6相连接，按照时序校准指令，依次对信号传输通道6进行时序校准。
一般为方便数字测试模块1的校准过程，选定被测通道相对于参考通道的最大延迟时长，或者滞后于该最大延迟时长作为校准时序。
例如，以数字测试模块1有四条信号传输通道，第一被测通道相对于参考通道的延迟时长为10ns(纳秒)，第二被测通道相对于参考通道的延迟时长为5ns，第三被测通道相对于参考通道超前时长为2ns，控制终端选定第一被测通道的延迟时长为校准时序，数字校准模块对参考通道、第二被测通道和第三被测通道进行时序：是参考通道滞后10ns、第二被测通道滞后5ns及第三被测通道滞后12ns，从而实现对数字测试模块1的同步时序校准。
在一个具体实施例中，如图5所示，时序校准模块8包括：输入/输出串并转换器10和输入/输出延迟调整子模块11；
输入/输出串并转换器10与输入/输出延迟调整子模块11相连接，输入/输出串并转换器10通过调整多个信号传输通道6的串行数据的位移，对多个信号传输通道6进行第一时序校准；
输入/输出延迟调整子模块11对多个信号传输通道6进行第二时序校准。
第一时序校准为粗校准阶段，通过调整串行数据位移进行ns级的校准，第二时序校准为精校准阶段，一般用于对粗校准阶段后的时序进行ps(皮秒)级的精准微调，保证数字测试模块1内的各信号传输通道6内的激励信号，可同时到达被测芯片13，保证数据测试模块1对芯片13测试的准确性。
具体实施时，如图6所示，时序校准模块8还包括：工作时钟模块12，通过调整各信号传输通道间6的串行数据的位移进行粗调整，即将图中输入/输出串并转换器左侧的“1”和“0”进行调整，来使“1”输出的时间进行改变，调整单位为1/8的工作时钟模块12的周期，此处仅是为方便理解而设调整单位为1/8的工作时钟模块12的周期，并不是对串行数据位移的调整单位做具体限定，可以根据实际情况选择合适的调整单位，其次，通过输入/输出延迟调整子模块11进行ps级的细调整。
以信号传输通道6与校准时序偏差1.35ns为例，工作时钟800MHz的调整下，可通道输出串并转换器调整2bit的位移实现1.25ns的补偿，并通过输出延迟调整子模块的延时设置实现0.1ns的精细调整，最终实现各通道数字信号到达待测芯片管脚的同步性。
在一个具体实施例中，如图7所示，经本申请的校准***同步时序校准后的数字测试模块1，通过信号传输通道6与芯片13的管脚相连接，对芯片13进行测试。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种校准***，其特征在于，包括：数字测试模块、控制终端和继电器阵列；
所述数字测试模块包括：多个信号传输通道、可编程逻辑模块和主控模块；
其中，每个所述信号传输通道的两端分别连接所述可编程逻辑模块和所述继电器阵列；
所述主控模块与所述控制终端通信连接，所述可编程逻辑模块与所述继电器阵列电连接；
所述控制终端用于向所述主控模块下发延迟校准指令；
所述主控模块在所述延迟校准指令的控制下，控制所述可编程逻辑模块检测每个所述信号传输通道在所述数字测试模块内部的内部传输时长，任意两个所述信号传输通道通过所述继电器阵列形成闭合回路，所述主控模块用于控制所述可编程逻辑模块检测所述闭合回路的整体传输时长；
所述主控模块控制所述可编程逻辑模块对所述内部传输时长和所述整体传输时长进行同步时序校准；
所述同步时序校准后的数字测试模块用于对芯片的管脚进行测试。
2.根据权利要求1所述的***，其特征在于，所述可编程逻辑模块包括：延迟检测模块和时序校准模块；
所述延迟校准指令按时序分为：延迟检测指令和时序校准指令；
所述数字测试模块的主控模块用于获取所述延迟检测指令，在所述延迟检测指令的控制下，所述主控模块选定所述多个信号传输通道中的任意一个信号传输通道为参考通道，将所述多个信号传输通道中除所述参考通道之外的信号传输通道作为被测通道，所述延迟检测模块用于检测获取所述参考通道和所述被测通道的内部传输时长，及获取每个所述被测通道各自对应的闭合回路的整体传输时长，其中，所述闭合回路由所述被测通道与所述参考通道形成，并将所述内部传输时长和所述整体传输时长上传至所述控制终端；
所述控制终端用于根据所述内部传输时长和所述整体传输时长，获取各所述被测通道相对于所述参考通道的时序差异；
所述控制终端用于选定校准时序，并下发时序校准指令，所述主控模块用于获取所述时序校准指令，在所述时序校准指令的控制下，使所述时序校准模块按照所述校准时序对每个所述信号传输通道进行时序校准。
3.根据权利要求2所述的***，其特征在于，所述数字测试模块还包括：信号中转模块；
所述延迟检测指令包括：第一控制指令；
所述主控模块用于获取所述第一控制指令，在所述第一控制指令的控制下获取所述参考通道和所述被测通道的内部传输时长，其中，所述内部传输时长包括：第一时长和第二时长；
所述主控模块用于选定所述参考通道，控制所述延迟检测模块检测获取所述参考通道中激励信号往返所述可编程逻辑模块至所述信号中转模块占用的第一时长，和所述被测通道中激励信号往返所述可编程逻辑模块至所述信号中转模块占用的第二时长。
4.根据权利要求3所述的***，其特征在于，所述继电器阵列包括一个控制端；
所述延迟检测指令还包括：第二控制指令；所述整体传输时长包括：第三时长和第四时长；
所述主控模块用于获取所述第二控制指令，在所述第二控制指令的控制下，所述主控模块向所述继电器阵列的控制端发送控制信号，所述控制端在所述控制信号的控制下，使所述继电器阵列闭合，所述参考通道与所述被测通道所形成闭合回路，所述主控模块控制所述延迟检测模块检测获取所述激励信号从所述参考通道出发至所述被测通道可编程逻辑模块所占用的第三时长，获取所述激励信号从所述被测通道出发至所述参考通道的可编程逻辑模块所占用的第四时长；
所述主控模块用于将所述第一时长、所述第二时长、所述第三时长和所述第四时长，上传至所述控制终端。
5.根据权利要求4所述的***，其特征在于，所述控制终端具体用于：
根据所述第一时长、所述第二时长、所述第三时长和所述第四时长，计算出所述参考通道与所述被测通道的发送时序差异，及所述参考通道与所述被测通道的接收时序差异；
根据所述发送时序差异和所述接收时序差异，选定所述校准时序，并向所述主控模块下发所述时序校准指令。
6.根据权利要求5所述的***，其特征在于，所述控制终端具体用于：获取所述被测通道相对于所述参考通道的时序差异，选定所述被测通道相对于所述参考通道的最大延迟时长为所述校准时序，并下发所时序校准指令；
所述主控模块具体用于：接收所述时序校准指令，使所述时序校准模块依次与所述信号传输通道相连接，按照时序校准指令，依次对所述信号传输通道进行时序校准。
7.根据权利要求2所述的***，其特征在于，所述时序校准模块包括：输入/输出串并转换器和输入/输出延迟调整子模块；
所述输入/输出串并转换器与所述输入/输出延迟调整子模块相连接，所述输入/输出串并转换器通过调整所述多个信号传输通道的串行数据的位移，对所述多个信号传输通道进行第一时序校准；
所述输入/输出延迟调整子模块对所述多个信号传输通道进行第二时序校准。
CN202011561882.0A 2020-12-25 2020-12-25 一种校准*** Active CN112711296B (zh)

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