CN112701062A - 等离子体切单的、污染物减少的半导体管芯 - Google Patents

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Abstract

本发明题为“等离子体切单的、污染物减少的半导体管芯”。本发明公开了无污染物等离子体切单工艺，其中将在等离子体切单期间使用的材料的残余物从所得半导体管芯的侧壁完全去除，而不损坏该半导体管芯。通过此类无污染物等离子体切单工艺，可制造半导体管芯。该半导体管芯可包括第一多个侧壁凹陷部，该第一多个侧壁凹陷部形成在该半导体管芯的衬底的位于该衬底的第一表面与第二表面之间的侧壁中，该第一多个侧壁凹陷部各自具有至多第一深度；以及第二多个侧壁凹陷部，该第二多个侧壁凹陷部形成在该衬底的该侧壁中并且设置在该第一多个侧壁凹陷部与该第二表面之间，该第二多个侧壁凹陷部各自具有大于该第一深度的至少第二深度。

Description

等离子体切单的、污染物减少的半导体管芯
技术领域
本说明书涉及等离子体切单的半导体管芯。
背景技术
单独的半导体管芯通常是从其上形成有半导体管芯的晶圆切单的。存在多种类型的用于切单半导体管芯的管芯切单技术，包括使用锯进行机械切割、激光分离和等离子体切单。
在等离子体切单中，使用蚀刻工艺进行管芯切单。可使用速率比电介质和/或金属高得多的选择性蚀刻硅的化学方法来执行蚀刻工艺。与其他切单技术相比，等离子体切单提供了许多优点，诸如支持较窄的划线、提供增加的吞吐量以及提供以不同且灵活的图案切单管芯的能力。
发明内容
根据一个一般方面，一种半导体管芯包括：衬底，该衬底具有第一表面和与第一表面相对的第二表面；以及第一多个侧壁凹陷部，该第一多个侧壁凹陷部形成在衬底的第一表面与第二表面之间的侧壁中，第一多个侧壁凹陷部各自具有至多第一深度。该半导体管芯包括第二多个侧壁凹陷部，该第二多个侧壁凹陷部形成在衬底的侧壁中并且设置在第一多个侧壁凹陷部与第二表面之间，第二多个侧壁凹陷部各自具有大于第一深度的至少第二深度。
根据另一个一般方面，一种半导体管芯包括：衬底，该衬底具有第一表面和与第一表面相对的第二表面；以及第一多个侧壁凹陷部，该第一多个侧壁凹陷部形成在衬底的侧壁中并且从第一表面沿着侧壁的第一长度延伸，该第一多个侧壁凹陷部各自限定至多第一深度。该半导体管芯还包括第二多个侧壁凹陷部，该第二多个侧壁凹陷部形成在衬底的侧壁中并且沿着侧壁的第二长度在第一多个侧壁凹陷部与第二表面之间延伸，该第二多个侧壁凹陷部各自限定大于第一深度的至少第二深度。
根据另一个一般方面，一种制备半导体管芯的方法包括在衬底的侧壁中形成第一多个侧壁凹陷部，以及使该第一多个侧壁凹陷部从衬底的第一表面沿着侧壁的第一长度延伸，该第一多个侧壁凹陷部各自限定至多第一深度。该方法还包括在衬底的侧壁中形成第二多个侧壁凹陷部，并且使该第二多个侧壁凹陷部沿着侧壁的第二长度在第一多个侧壁凹陷部与衬底的第二表面之间延伸，第二多个侧壁凹陷部各自限定大于第一深度的至少第二深度。
一个或多个实施方式的细节在附图和以下描述中阐明。其他特征将从说明书和附图中以及从权利要求书中显而易见。
附图说明
图1示出了在污染物减少的等离子体切单工艺期间两个半导体管芯的简化侧视图。
图2示出了在完成图1的污染物减少的等离子体切单工艺之后的图1的两个半导体管芯。
图3是半导体晶圆在经历图1的污染物减少的等离子体切单工艺之前的顶视图。
图4是图3的半导体晶圆的侧视图。
图5是在图1的污染物减少的等离子体切单工艺的中间工艺步骤期间的图3的半导体晶圆的侧视图。
图6是使用图1的污染物减少的等离子体切单工艺产生的两个半导体管芯的图像。
图7是示出用于实现图1的污染物减少的等离子体切单工艺的示例性操作的第一流程图。
图8是示出用于实现图1的污染物减少的等离子体切单工艺的示例性操作的第二流程图。
具体实施方式
如下文所详述，实施方案包括无污染物等离子体切单工艺，其中将在等离子体切单期间使用的材料的残余物从所得半导体管芯的侧壁完全去除，而不损坏半导体管芯。此类污染物如果不被去除，则可降低切单的管芯的质量和可靠性。
例如，可使用深反应离子蚀刻(DRIE)工艺来实现等离子体切单。在DRIE工艺期间，可沉积一种或多种氟和碳聚合物(例如，C4F8)并将其用于形成钝化层，该钝化层有利于用于分离相邻管芯的定向蚀刻。尽管如下文更详细所述，DRIE工艺被设计为还蚀刻掉水平表面上的氟和碳聚合物，但是残余污染物通常保留在半导体管芯的侧壁上，并且必须在一个或多个后处理操作期间(例如，当管芯102、104仍在等离子体切单室内时，和/或在这些管芯从等离子体切单室去除之后)去除。
例如，存在各种使用溶剂和/或各向同性等离子蚀刻来去除此类残余污染物的技术。然而，此类技术的使用通常受到半导体管芯上和/或辅助处理材料和结构上的去除效应的限制。例如，此类方法的使用可导致半导体管芯与下面(背侧)承载带的不希望分离，从而限制去除此类残余污染物的能力。
在等离子体切单期间和之后从半导体管芯的侧壁去除污染物的困难的一个原因是所包括的蚀刻工艺通常蚀刻到侧壁中，留下侧壁凹陷部，然后在后续处理步骤期间用氟和碳聚合物填充这些侧壁凹陷部。半导体管芯的器件侧表面附近的凹陷部比更靠近半导体管芯的相对表面的较深凹陷部形成得更早。因此，更早形成的凹陷部暴露于更大数量的蚀刻循环，并且倾向于积聚较厚的污染物层，这些污染物层随后比积聚在较深凹陷部内的污染物更难以去除。
因此，本文所述的实施方式使用至少两个处理循环来形成至少两种不同类型的侧壁凹陷部。以第一工艺参数执行第一处理循环，并且在半导体管芯的器件侧表面附近形成相对浅和/或窄的凹陷部。以第二工艺参数执行第二处理循环，并且远离半导体管芯的器件侧表面形成相对较深和/或较宽的凹陷部。
因此，例如，与常规技术中类似定位的凹陷部相比，相对浅且窄的凹陷部积聚更少且更薄的残余污染物。因此，在所述实施方案中，用于去除污染物的工艺有效地从所有侧壁凹陷部去除污染物。
另外，与常规技术相比，在半导体管芯的器件侧表面的区域中提供相对浅且窄的凹陷部消耗半导体管芯的更少衬底，因此导致半导体管芯具有更多用于形成半导体器件的可用衬底区域。另外，衬底的器件侧处的衬底表面得到更充分地支撑，因为下面的衬底保持比常规技术中更完全完整。与使用常规等离子体切单工艺形成的常规半导体管芯相比，所得半导体管芯在该管芯的顶表面处提供增加的稳定性。
图1示出了在污染物减少的等离子体切单工艺期间两个半导体管芯的简化侧视图。在图1的示例中，第一半导体管芯102和第二半导体管芯104被示出为分别包括衬底部分106和衬底部分107。如下文所示和所述，例如关于图3至图5所示和所述，衬底部分106、107可以是使用本文所述的等离子体切单工艺切单的单个半导体晶圆的部分。
此外，在图1的简化示例中，半导体管芯102中的有效区域108和半导体管芯104中的有效区域110表示可分别与提供代表性器件113和115结合使用的有效区域。如图所示，代表性器件113、115也可分别设置在掩模层部分111和112内。器件113和器件115事实上可表示可在半导体晶圆中形成并使用本文所述的技术切单的任何半导体器件或器件组。例如，器件113和器件115可包括各种类型的晶体管或二极管，以及相关的电路元件，诸如电容器和电阻器。
原始掩模层的掩模部分111和掩模部分112分别设置在半导体管芯102的器件侧表面114上方，并且设置在半导体管芯104的器件侧表面116上方。开口118穿过掩模部分111和掩模部分112形成，该开口延伸穿过所示衬底部分106和衬底部分107的整个深度，并且限定半导体管芯102、104的对应侧壁119。因此，侧壁119在器件侧表面114、116与衬底的第二表面之间延伸，该第二表面与衬底部分106、107的器件侧表面114、116相对。
更具体地，掩模层部分111、112可在前端制造工艺期间去除原始掩模层的部分之后以及在等离子体切单开始之前保留。在此类前端工艺期间，掩模层部分的去除限定了下至衬底表面的一个或多个等离子体切片通道。掩模层部分111、112在有效区域108、110与等离子体切片通道的边缘之间延伸最小距离。该最小距离以限制衬底的一个或多个有价值区域不被用作有效区域108、110的部分为代价来防止切片过程期间的潜在横向衬底损失。然而，本文所述的技术使得能够减小该最小距离，并且因此增加衬底106、107的可用作有效区域108、110的区域，从而导致半导体管芯102、104的更有效使用。
此外，一旦等离子体切片通道如刚刚提及的那样形成，就可以使用DRIE工艺来执行本文所述的等离子体切单工艺。例如，以第一工艺参数实现第一处理循环以形成第一侧壁凹陷部120，并且可以以第二工艺参数实现第二处理循环以在开口118内形成第二侧壁凹陷部121。
如图所示和所述，以被选择为保持宽度122和/或深度124的第一工艺参数来形成第一侧壁凹陷部120，使得使用第二工艺参数形成的第二侧壁凹陷部的对应宽度126和/或深度128分别大于宽度122和/或深度124。
在图1中，使用氟和碳聚合物形成的钝化层的残余污染物130被示出为设置在各种侧壁凹陷部120、121内。如上文所提及，并且如下文关于图3至图5和图8更详细描述的，在DRIE工艺期间，可实现三步处理循环，其中(1)将钝化层沉积在开口118的当前存在的范围内，(2)各向异性地执行第一蚀刻以去除侧壁119之间的钝化层的仅一部分(例如，在开口118的当前存在范围的底部处)，从而暴露衬底而不从任何先前形成的侧壁凹陷部去除钝化层，以及(3)各向同性地执行第二蚀刻以在开口118的当前存在范围的底部处蚀刻暴露的衬底。随着第二蚀刻各向同性地蚀刻暴露的衬底，形成各种侧壁凹陷部120、121中的新的单独侧壁凹陷部。然而，如本文所述，第二蚀刻通常不能去除钝化层的剩余部分，从而导致存在残余聚合物污染物。
因此，重复该三步处理循环多次(例如，迭代或循环)导致逐渐形成开口118和侧壁凹陷部121、122，直到衬底部分106和衬底部分107完全分离(例如，开口118可到达背面承载带，如下所示但在图1中不可见)。
具体地，相对更靠近器件侧表面114、116的任何侧壁凹陷部比相对更远离器件侧表面114、116的任何侧壁凹陷部暴露于所述处理循环的更多迭代或循环。在常规技术中，如所述，结果是更靠近器件侧表面114、116的侧壁凹陷部表现出更厚的污染物层，该更厚的污染物层在后处理期间比相对更远离器件侧表面114、116的侧壁凹陷部内的污染物层更难去除。
然而，在图1中，第一侧壁凹陷部120的宽度122和深度124显著小于第二侧壁凹陷部121的对应宽度126和深度128。因此，第一侧壁凹陷部120受限于可能积聚在其中的污染物的量。因此，变得可以例如使用合适的溶剂和/或各向同性等离子体灰化步骤来执行所有或基本上所有污染物130的有效去除。
例如，如本文所述，第一侧壁凹陷部120可使用上述三步处理循环但使用第一工艺参数形成，而第二侧壁凹陷部121可使用上述三步处理循环但使用第二工艺参数形成。即，可首先使用第一工艺参数来实现上述三步处理循环达第一处理循环的限定迭代次数，从而限定对应数量的第一侧壁凹陷部120。然后，可以使用所述三步处理循环但以第二工艺参数来形成第二侧壁凹陷部121。即，可在完全分离两个半导体管芯102、104所需的多个迭代中再次实现上述三步处理循环，但使用第二工艺参数，从而限定对应数量的第二侧壁凹陷部121。应当理解的是，为简单起见，图1示出为具有两个单独的侧壁凹陷部深度，但应当理解的是，另选地，凹陷部的深度可以以以下方式随着进入半导体衬底中的深度而递增地调节得更深：最小化聚合物积聚和/或优化工艺吞吐量。
图2示出了在完成图1的污染物减少的等离子体切单工艺之后的图1的两个半导体管芯。如可以观察到的，污染物130被去除，从而暴露第一侧壁凹陷部120和第二侧壁凹陷部121。
图2更清楚地示出，第一侧壁凹陷部120的宽度122可被限定为出现在第一峰202与第二峰204之间，该第一峰和第二峰出现在第一侧壁凹陷部120中的相邻第一侧壁凹陷部之间。类似地，第二侧壁凹陷部121的宽度126可被限定为出现在第一峰206与第二峰208之间，该第一峰和第二峰出现在第二侧壁凹陷部121中的相邻第二侧壁凹陷部之间。同时，第一侧壁凹陷部的深度124和第二侧壁凹陷部121的深度128可例如相对于峰202-208限定。
图2示出了可在第一侧壁凹陷部120和第二侧壁凹陷部121中的相邻侧壁凹陷部之间实现深度和/或宽度的阶跃增加。例如，第二多个侧壁凹陷部121中的至少一个第二侧壁凹陷部可与第一多个侧壁凹陷部120中的至少一个第一侧壁凹陷部相邻，并且深度可为第一多个侧壁凹陷部中的至少一个第一侧壁凹陷部的至少两倍。
在图1至图2中，以及关于以下图3至图8，侧壁凹陷部120、121应当被理解为描述侧壁119内的任何凹部或开口。例如，侧壁凹陷部120、121可表示相对于侧壁119(例如，相对于峰202/204、或206/208)凹陷的表面，这些凹陷的表面已向内中空或倒圆。同样地，侧壁凹陷部120、121可形成相对于衬底部分106、107向外弯曲或倒圆的凸出表面。侧壁凹陷部120、121也可使用专门术语称为扇形凹口。侧壁凹陷部120、121的深度也可被称为底切或扇形凹口底切。
图3是半导体晶圆300在经历图1的污染物减少的等离子体切单工艺之前的顶视图。晶圆300包括多个半导体管芯，诸如管芯302、304、310和312，这些半导体管芯形成在半导体晶圆300上或形成为该半导体晶圆的一部分。管芯302、304、310和312通过空间在晶圆300上彼此间隔开，在该空间中将形成或限定切单线，诸如划线或切单线306、308、314和316。晶圆300上的半导体管芯中的所有半导体管芯通常在所有侧面上通过将形成划线或切单线(诸如切单线306、308、314和316)的区域彼此分离。如已经提及的，管芯302、304、310和312可以是任何种类的电子器件，该电子器件包括半导体器件，诸如二极管、晶体管、分立器件、传感器器件、光学器件、集成电路或本领域普通技术人员已知的其他器件。
此外，在图3中，晶圆300安装在承载带318上，该承载带附接到合适的膜框架320。承载带318(其也可被称为转印带)可在切单期间由膜框架320支撑，并且可用于支撑切单之后的多个管芯。然后，可将单独管芯(例如，302、304、310和312)与承载带318分离以供其后续使用。例如，承载带318可以是在暴露于紫外线时失去粘附力的紫外(UV)带。因此，可使用例如拾取和放置工具从承载带318去除单独管芯302、304、310和312。图3仅旨在提供示例，并且还可使用用于运输或以其他方式执行晶圆处理的其他晶圆、载体技术和/或切单前或切单后技术。
图4是图3的半导体晶圆的侧视图。在图4中，承载带318和膜框架320以侧视图示出，其中承载带318附接到膜框架320并且附接到晶圆300。
此外在图4中，导电背面金属402被示出为附接到晶圆300，并且附接到承载带318。如下所述，背面金属402可有效地用作所述等离子体切单工艺的停止件，该等离子体切单工艺包括侧壁凹陷部121的形成，并且背面金属402的部分可在切单工艺完成时保持附接到经切单的半导体管芯，例如以用作每个管芯的一个或多个器件的背面电接触件。然而，在其他具体实施中，可使用不同的技术来提供接触件；例如，可不需要背侧接触件，或者可在切单工艺完成之后提供接触件。在此类情况中，可省略背侧金属402。
在图4中，掩模部分404对应于图1的掩模部分111、112，并且限定与图1的开口118对应的开口406。换句话讲，图4中的开口406和类似开口对应于图3的各种划线306、308、314和316。
图5是在图1的污染物减少的等离子体切单工艺的中间工艺步骤期间的图3的半导体晶圆的侧视图。如图5所示，已从晶圆300蚀刻出部分502，并且已施加钝化层504。蚀刻部分506由此限定对应于或包括在侧壁凹陷部120中的第一形成的侧壁凹陷部。
在后续处理步骤中，可优先地从经蚀刻部分502的底部部分蚀刻掉钝化层504和晶圆300的其他部分，从而限定侧壁凹陷部120的第二形成的侧壁凹陷部(图5中未示出)。迭代地重复该过程，但如上文所述调节工艺参数以将侧壁凹陷部120与侧壁凹陷部121区分开。工艺参数调节的示例和迭代处理的示例总体上在以下关于图7和图8的更详细示例中描述。
图6是使用图1的污染物减少的等离子体切单工艺产生的两个半导体管芯的图像。在图6中，从第二半导体管芯604切单第一半导体管芯602，第一半导体管芯和第二半导体管芯均附接到背面金属606，该背面金属本身附接到承载带608。在一些实施方式中，可省略背面金属606。
在图6中，第一侧壁凹陷部120被限定为沿着第一长度608在两个半导体管芯602、604的第一(例如，顶部)表面之间，而第二侧壁凹陷部121沿着第二长度610形成在两个半导体管芯602、604的第二相对(例如，底部或背面)表面之间。
因此，图6为其中可形成一个或多个半导体器件的衬底，如图1所示，其中每个此类衬底具有第一表面(例如，图1的器件侧表面114、116)。第一多个侧壁凹陷部120形成在衬底的侧壁中，第一多个侧壁凹陷部各自具有至多第一深度。第二多个侧壁凹陷部121形成在衬底的侧壁中并且设置在第一多个侧壁凹陷部120与衬底的与第一表面相对的第二表面之间，第二多个侧壁凹陷部各自具有大于第一深度的至少第二深度。
第一表面和第二表面可被视为形成平行或大致平行的平面，使得侧壁凹陷部120、121大致在垂直于平行平面的方向上延伸。然而，侧壁119可在一定程度上渐缩；例如，可以非垂直的角度与平行平面相交。如图所示，侧壁凹陷部120可更靠近第一器件侧表面，而侧壁凹陷部121可更靠近与第一表面相对的第二表面。
在图1和图6中，并且在本文所述的各种示例中，所述半导体管芯各自具有至少这两个所述的多个侧壁凹陷部120、121。然而，在各种实施方式中，可存在三个或更多个侧壁凹陷部。例如，每个此类多个侧壁凹陷部可具有三个或更多个对应的处理循环，并且以不同凹陷部深度实现的对应工艺参数增加或可变非不同凹陷部深度增加。
图7是示出用于实现图1的污染物减少的等离子体切单工艺的示例性实施方案的示例性操作的第一流程图。
在图7的示例中，第一多个侧壁凹陷部形成在衬底的侧壁中，沿着侧壁的第一长度从衬底的第一表面延伸，该第一多个侧壁凹陷部各自限定至多第一深度(702)。如图1、图2和/或图6中所示，侧壁凹陷部120可限定第一多个侧壁凹陷部(例如，在图6中，沿着长度608在管芯602、604的器件侧表面与第二多个侧壁凹陷部121之间延伸)。
如上文所提及的，并且如下文关于图8更详细所述，第一侧壁凹陷部120可在第一处理循环期间形成，在该第一处理循环中使用第一工艺参数迭代地重复多个处理步骤，该第一工艺参数被设计为产生具有至多第一深度和/或至多第一宽度(以及因此至多第一三维体积)的第一多个侧壁凹陷部120的形成。例如，如下所述，蚀刻或沉积气体中的一者或多者的一种或多种气体流速可经选择以将侧壁凹陷部120的一个或多个深度限制到最大深度。附加地或另选地，可调节(例如，减少)处理时间，或者可调节(例如，减少)处理功率。
然后，第二多个侧壁凹陷部可形成在衬底的侧壁中，沿着侧壁的第二长度在第一多个侧壁凹陷部与衬底的第二表面之间延伸，该第二多个侧壁凹陷部各自限定大于第一深度的至少第二深度。
还如上文所提及，并且如下文关于图8更详细地描述，第二侧壁凹陷部121可在第二处理循环期间形成，在该第二处理循环中使用第二工艺参数迭代地重复多个处理步骤，这些第二工艺参数被设计为产生具有至少第二深度和/或至少第二宽度(以及因此至少第二三维体积)的第二多个侧壁凹陷部121的形成。例如，如上文所提及和下文所述，蚀刻或沉积气体中的一者或多者的一种或多种气体流速可经选择以确保侧壁凹陷部121的一个或多个深度为至少最小深度。附加地或另选地，可调节(例如，增加)处理时间，或者可调节(例如，增加)处理功率。
图8是示出用于实现图1的污染物减少的等离子体切单工艺的示例性操作的第二流程图。在图8中，将待切单的晶圆(诸如图3的晶圆300)安装在安装卡盘上(802)。然后，沿着所需切单线穿透(804)覆盖晶圆的掩模层。以此方式，例如，图1的开口118可形成在掩模层部分111、112之间，或者开口406可形成在图4的掩模层部分404之间。以此方式，可在刚提及的穿透步骤期间去除衬底表面上的任何原生氧化物。如关于图1所述，可在本文所述的DRIE工艺之前发生的前端工艺期间去除原始掩模层的一部分以限定等离子体切片通道。
然后，可使用第一工艺参数开始(806)第一处理循环。如上所述，第一处理循环包括钝化层(诸如图5的钝化层504)的沉积(806)。执行(808)第一蚀刻工艺以在开口的底部部分处各向异性地蚀刻掉钝化层。然后执行(810)第二蚀刻工艺以各向同性地蚀刻正被切单的晶圆的衬底的部分。因此，第二蚀刻形成一对侧壁凹陷部。
如果未完成(812)，则重复第一处理循环。例如，在第一处理循环的第二迭代期间，再次沉积(806)钝化层，并且重复(808)第一蚀刻，然后进行第二蚀刻(810)。如上所述，在第二蚀刻期间，可能发生钝化层中的一些钝化层未被从在处理循环的第一迭代期间形成的第一侧壁凹陷部完全去除。然而，由于侧壁凹陷部120相对较窄和/或较浅，因此保留仅最少量的钝化层。如上所述，并且如下文更详细地描述，同样由于相对窄和/或浅的侧壁凹陷部120的性质，该最少量的剩余钝化层可在后续清洁过程(例如，溶剂喷洒和/或各向同性等离子体蚀刻过程)期间更容易地去除。
第一处理循环可重复指定次数的迭代或循环。例如，第一处理循环可重复10次、15次、20次或25次迭代，以在正被切单的晶圆的器件侧表面附近形成对应数量的相对窄和/或浅的侧壁凹陷部120。所执行的迭代次数可被选择作为设计参数，例如以确保侧壁凹陷部120沿着正在形成的半导体管芯的指定长度、部分或百分比(诸如图6的长度608)延伸。如所述，长度608可经选择以获得本文所述的优点，例如完全去除钝化层的残余物，否则这些残余物将在侧壁凹陷部120、121内形成污染物。在使用第一处理循环的固定深度的示例性实施方案中，深度608可在第一步骤和第二步骤之间形成不同的分界线，如图6所示。另选地，随着第一循环的深度增加，深度608可不存在。
一旦第一处理循环完成(812)并且已形成指定数量的相对窄和/或浅的侧壁凹陷部120，就可以沉积步骤开始(814)，开始第二处理循环以形成剩余侧壁凹陷部121。第二处理循环如上文相对于第一处理循环所述继续，其中第一各向异性蚀刻(816)之后是第二各向同性蚀刻(818)。如果未完成(820)，则第二处理循环继续(814、816、818)，直到管芯被完全切单；例如，直到到达(820)背面承载带(诸如在图3至图5的承载带318或图6的承载带606处)。
然后，经切单的管芯(例如，仍然附接到承载带)可以经受O2清洁过程(822)，诸如例如基于O2的等离子体灰化过程。如已经描述的，此类清洁过程通常不足以去除残余的聚合物污染物。
因此，在从安装卡盘去除卡盘(824)之后，可对经切单的管芯进行各向同性等离子体蚀刻清洁和/或将其运输到喷洒溶剂室以执行喷洒溶剂工艺(824)。例如，可将经切单的管芯定位在旋转支撑构件上并定位在喷洒嘴下方。然后，可通过以下方式来执行(826)溶剂喷洒：在喷嘴喷洒合适的溶剂的同时旋转管芯，之后进行冲洗过程(828)，该冲洗过程被设计为从侧壁凹陷部120、121冲洗掉任何剩余的溶剂、碳和氟聚合物。
如所述，这种用于等离子体切片后管芯侧壁清洁的方法是高度有效的，因为侧壁凹陷部120中的污染物由于侧壁凹陷部的窄和/或浅性质而在厚度方面受到限制，尽管侧壁凹陷部120接近经切单的管芯的器件侧表面。此外，蚀刻工艺和溶剂清洁工艺不损害经切单的管芯与承载带的粘附性的完整性，使得经切单的管芯在整个所述工艺中保持粘附到承载带。
因此，已知或将来的工艺可用于将经切单的管芯与承载带分离，并将分离的经切单的管芯放置到期望的位置中(例如，放置到合适的安装或封装中)。
应当理解的是，本说明书是以举例的方式提供的，并且涵盖许多特定的可能具体实施，并非所有这些具体实施都在本文中明确描述。例如，在一些实施方式中，侧壁凹陷部120可以沿着图6的长度608延伸，该长度被定义为正被切单的晶圆的总厚度(例如，组合的608和610)的百分比(例如，10％、15％、20％)，例如小于第一长度和第二长度的约百分之二十。例如，对于100微米晶圆厚度，侧壁凹陷部120可延伸15％或15微米，而对于150微米晶圆厚度，侧壁凹陷部120可延伸15％或22微米。
图8的第一处理循环和第二处理循环可以彼此相似或相同的方式执行，但两者间具有关于所选择的工艺参数的变化。例如，第一处理循环的沉积(806)、第一蚀刻(808)和/或第二蚀刻(810)中的一者或多者的处理时间、流速和/或功率电平可不同于第二处理循环的沉积(814)、第一蚀刻(816)和/或第二蚀刻(818)中的一者或多者的处理时间、流速和/或源功率电平。
例如，沉积步骤(806、814)均可使用C4F8气体来执行，并且各种蚀刻工艺(808、810、816、818)可使用SF6来执行。然而，蚀刻810的流速(例如，以标准立方厘米/分钟或sccm测量)可低于蚀刻818的对应流速。例如，蚀刻810的流速可在290sccm-310sccm的范围内，而蚀刻818的流速可为500sccm。附加地或另选地，用于在蚀刻810期间进行蚀刻的时间窗口可为例如4-5秒，而用于在蚀刻818期间进行蚀刻的时间窗口可为约两倍长或更长，例如8-11秒。因此，第一处理循环的各向同性蚀刻(810)的各向同性蚀刻时间、各向同性蚀刻流速和/或各向同性功率电平可小于第二处理循环的各向同性蚀刻(818)的各向同性蚀刻时间、各向同性蚀刻流速和/或各向同性功率电平。
在图8的示例和本文所述的其他示例中，用于第一处理循环和第二处理循环的DRIE工艺可实现如下。然而，应当理解的是，也可使用其他变型。
例如，DRIE工艺可以使得工艺控制能够在相对短的时间内获得相对较大的压力、流量和功率波动，并且具有约几秒的循环时长的方式来实现。
例如，处理循环可包括将聚合物/钝化层沉积作为C4F8→(CF2)n)的步骤，然后在使用SF6的第一(各向异性)蚀刻期间从切片通道的底部处的水平表面进行选择性的聚合物/钝化层去除，之后是使用SF6的第二(各向同性)蚀刻，例如Si的高速率各向同性蚀刻。以此方式，可获得各向异性轮廓。
在更详细的示例中，处理循环的沉积步骤可提供聚合物钝化作为特氟隆状膜(例如，聚合物链)，其中在较低压力状况(例如，约35-45mTorr，例如40mTorr)下没有射频(RF)偏压导致膜的各向同性沉积。
然后，第一蚀刻可使用SF6来进行选择性去除聚合物，其中施加高RF偏压以有助于物理溅射来从一个或多个水平表面去除聚合物材料，并且使用与刚刚针对沉积步骤类似的压力状况。
然后，处理循环的第二蚀刻可使用SF6进行例如Si的高速率化学蚀刻(例如，Si与SF6反应以形成SiF4)。该第二蚀刻可以相对高的流速(例如，数百sccm)、高压(200mTorr或更高)和高功率(例如，3kW或更高)来执行。去除RF偏压确保了对剩余掩模材料的高选择性，其中蚀刻速率在数十微米/分钟的范围内，这取决于诸如通道宽度、管芯大小和晶圆厚度的因素。
因此，第二蚀刻可通过合适的化学反应(例如，SF6+e→SF5+F+e、Si+F→SiF↑)各向同性地去除例如硅衬底。如上所述，此类第二蚀刻通常不能去除钝化层的剩余部分，因为例如并且如上所提及，第二蚀刻通常不使用RF偏压功率(以便确保对钝化层的高选择性)。
相对宽和/或深的侧壁凹陷部121可限定图6的长度610，该长度被限定在侧壁凹陷部120的端点与背面金属606之间。因此，在刚刚给出的示例中，长度610可占据半导体晶圆的总厚度608、610的75％、80％、85％或90％。因此，根据总厚度608、610的值和长度608，第二处理循环可能需要例如85-95次迭代或循环。
例如，光学发射光谱法(OES)可用于提供工艺控制来获得合适的终点，例如，用于执行第二处理循环的合适数量的迭代或循环。在具体实施方式中，OES可监测由用于切单的等离子体发射的光；当蚀刻到达一个或多个新层时，可基于各种蚀刻副产物和/或气体的发射波长的变化来确定工艺终点。
被配置为实现本文所述的技术的装置可包括至少一个等离子体室，该等离子体室包括安装卡盘或其他合适的安装硬件，该安装卡盘或其他合适的安装硬件被配置为接纳诸如图3所示的晶圆，并且被进一步配置为实现本文所述的管芯切单技术。例如，等离子体室可包括或与合适的电路、硬件(例如，至少一个处理器和至少一个存储器)和/或相关联的软件(例如，使用至少一个存储器存储并使用至少一个处理器执行的指令)相关联，以用于控制本文所述的各种工艺参数，该各种工艺参数包括例如流速、压力、功率、RF偏压、OES和用于控制本文所述的所述沉积和蚀刻工艺的其他参数，以及它们的变型。例如，此类控制硬件和相关联的软件可以是可编程的，以指定控制上面提及处理循环的一个或多个配方。以这种方式，可以使用被设计成提供关于所述侧壁凹陷部的期望切单结果的现有可选配方，以一种或多种有利于优化的晶圆吞吐量的快速有效工艺来切单一个或多个晶圆，同时提供本文所述的各种特征和优点。
如图6所示，根据正被切单的晶圆的总体厚度，在背面金属606中和接近该背面金属附近的侧壁凹陷部121可能不良地形成。例如，在此类位置处，钝化层的厚度可在沉积步骤(814)期间减小，从而导致比通常更靠近半导体管芯的器件侧表面发生的更不期望的横向蚀刻。
通过选择和配置第一处理循环与第二处理循环之间的工艺参数差异，可获得侧壁凹陷部120、121的所需特性。例如，可获得侧壁凹陷部120、121的宽度、深度或体积的所需绝对值或相对值。例如，侧壁凹陷部121可形成为具有的宽度和/或深度为侧壁凹陷部120的宽度和/或深度的至少两倍。例如，侧壁凹陷部121可具有至少2微米的宽度和/或深度，而侧壁凹陷部120可具有至多1微米的宽度和/或深度。
使用本文所述的技术，可通过确保管芯侧壁上的非常低量的碳和氟化物聚合物污染物来实现半导体管芯的可靠性的增加。可降低侧壁凹陷部上方的器件侧表面易碎的风险，因为所述第一侧壁凹陷部120提供比常规侧壁凹陷部更少的器件侧表面的底切。类似地，底切减少增加了半导体管芯的有效区域；例如，但在管芯的每一侧上为四微米或更大。另外，由于需要较少的溶剂/冲洗时间，也可实现相关成本的降低。
在各种示例性实施方式中，半导体管芯包括衬底，该衬底具有第一表面和与第一表面相对的第二表面。第一多个侧壁凹陷部可在衬底的位于第一表面与第二表面之间的侧壁中形成，第一多个侧壁凹陷部各自具有至多第一深度，并且第二多个侧壁凹陷部形成在衬底的侧壁中并且设置在该第一多个侧壁凹陷部与该第二表面之间，第二多个侧壁凹陷部各自具有大于该第一深度的至少第二深度。第一多个侧壁凹陷部可各自具有至多第一宽度，并且第二多个侧壁凹陷部可各自具有大于该第一宽度的至少第二宽度。第一多个侧壁凹陷部可沿着半导体管芯的第一长度在第一表面与第二表面之间延伸，并且第二多个侧壁凹陷部可沿着第二长度从该第一多个侧壁凹陷部延伸到第二表面。第一长度可小于第一长度和第二长度的约百分之二十。第二深度可以是第一深度的至少两倍。第二多个侧壁凹陷部中的至少一个第二侧壁凹陷部可与第一多个侧壁凹陷部中的至少一个第一侧壁凹陷部相邻，并且深度可为第一多个侧壁凹陷部中的至少一个第一侧壁凹陷部的至少两倍。
在各种示例性实施方式中，一种半导体管芯可包括：衬底，该衬底具有第一表面和与第一表面相对的第二表面；第一多个侧壁凹陷部，该第一多个侧壁凹陷部形成在衬底的侧壁中并且沿着侧壁的第一长度从第一表面延伸，该第一多个侧壁凹陷部各自限定至多第一深度；以及第二多个侧壁凹陷部，该第二多个侧壁凹陷部形成在衬底的侧壁中并且沿着侧壁的第二长度在该第一多个侧壁凹陷部与该第二表面之间延伸，该第二多个侧壁凹陷部各自限定大于该第一深度的至少第二深度。第一多个侧壁凹陷部可各自具有至多第一宽度，并且第二多个侧壁凹陷部可各自具有大于该第一宽度的至少第二宽度。第二多个侧壁凹陷部中的至少一个第二侧壁凹陷部可与第一多个侧壁凹陷部中的至少一个第一侧壁凹陷部相邻，并且深度可为第一多个侧壁凹陷部中的至少一个第一侧壁凹陷部的至少两倍。
在各种示例性实施方式中，一种制造半导体管芯的方法可包括：在衬底的侧壁中形成第一多个侧壁凹陷部，并且使该第一多个侧壁凹陷部沿着侧壁的第一长度从衬底的第一表面延伸，该第一多个侧壁凹陷部各自限定至多第一深度，以及在衬底的侧壁中形成第二多个侧壁凹陷部，并且使该第二多个侧壁凹陷部沿着侧壁的第二长度在该第一多个侧壁凹陷部与衬底的第二表面之间延伸，该第二多个侧壁凹陷部各自限定大于第一深度的至少第二深度。该方法可包括通过以第一工艺参数执行第一处理循环来形成第一多个侧壁凹陷部，并且形成第二多个侧壁凹陷部可包括以第二工艺参数执行第二处理循环。第一处理循环和第二处理循环可包括钝化层的沉积、各向异性蚀刻和各向同性蚀刻。第一工艺参数可包括各向同性蚀刻时间，该各向同性蚀刻时间小于第二工艺参数的各向同性蚀刻时间。第一工艺参数可包括各向同性蚀刻流速，该各向同性蚀刻流速小于第二工艺参数的各向同性蚀刻流速。第一工艺参数可包括各向同性蚀刻功率电平，该各向同性蚀刻功率电平小于第二工艺参数的各向同性蚀刻功率电平。该方法可包括冲洗半导体管芯以从第一多个侧壁凹陷部和第二多个侧壁凹陷部去除钝化层部分。该方法可包括形成第一多个侧壁凹陷部，该第一多个侧壁凹陷部各自具有至多第一宽度；以及形成第二多个侧壁凹陷部，该第二多个侧壁凹陷部各自具有大于该第一宽度的至少第二宽度。
根据各种示例性实施方式，用于切单半导体管芯的装置可包括等离子体室和控制电路，该控制电路被配置为切单设置在等离子体室内的半导体晶圆以获得半导体管芯。该控制电路可被配置为使该装置进行以下操作：在该半导体管芯的衬底的侧壁中形成第一多个侧壁凹陷部并且使该第一多个侧壁凹陷部沿着侧壁的第一长度从衬底的第一表面延伸，该第一多个侧壁凹陷部各自限定至多第一深度；在该半导体管芯的衬底的侧壁中形成第二多个侧壁凹陷部并且使该第二多个侧壁凹陷部沿着侧壁的第二长度在该第一多个侧壁凹陷部与衬底的第二表面之间延伸，该第二多个侧壁凹陷部各自限定大于该第一深度的至少第二深度；以及检测半导体管芯被切单为具有形成在侧壁中的第一多个侧壁凹陷部和第二多个侧壁凹陷部的工艺终点。控制电路可被配置为使装置形成第一多个侧壁凹陷部(包括使用第一工艺参数执行第一处理循环)，并且形成第二多个侧壁凹陷部(包括使用第二工艺参数执行第二处理循环)。第一处理循环和第二处理循环可包括钝化层的沉积、各向异性蚀刻和各向同性蚀刻。
应当理解，在前述描述中，当元件诸如层、区域、衬底或部件被提及为在另一个元件上，连接到另一个元件，电连接到另一个元件，耦接到另一个元件，或电耦接到另一个元件时，元件可以直接地在另一个元件上，连接到或耦接到另一个元件上，或者可以存在一个或多个中间元件。相反，当元件被提及直接在另一个元件或层上、直接连接到另一个元件或层、或直接耦接到另一个元件或层时，不存在中间元件或层。虽然在整个具体实施方式中可能不会使用术语直接在…上、直接连接到…、或直接耦接到…，但是被示为直接在元件上、直接连接或直接耦接的元件能以此类方式提及。本申请的权利要求书(如果存在的话)可被修订以叙述在说明书中描述或者在附图中示出的示例性关系。
如在本说明书和权利要求书中所使用的，除非根据上下文明确地指出特定情况，否则单数形式可包括复数形式。除了附图中所示的取向之外，空间相对术语(例如，在…上方、在…上面、在…之上、在…下方、在…下面、在…之下、在…之以下等)旨在涵盖器件在使用或操作中的不同取向。在一些实施方式中，在…上面和在…下面的相对术语可分别包括竖直地在…上面和竖直地在…下面。在一些实施方式中，术语邻近能包括横向邻近或水平邻近。
一些实施方式可使用各种半导体处理和/或封装技术来实现。一些实施方式可使用与半导体衬底相关联的各种类型的半导体处理技术来实现，该半导体衬底包含但不限于，例如硅(Si)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)等。
虽然所描述的实施方式的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入实施方式的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以举例而非限制的方式呈现，并且可以进行形式和细节上的各种变化。除了相互排斥的组合以外，本文所述的装置和/或方法的任何部分可以任意组合进行组合。本文所述的实施方式能包括所描述的不同实施方式的功能、部件和/或特征的各种组合和/或子组合。

Claims (13)

1.一种半导体管芯，所述半导体管芯包括：
衬底，所述衬底具有第一表面和第二表面，所述第二表面与所述第一表面相对；
第一多个侧壁凹陷部，所述第一多个侧壁凹陷部形成在所述衬底的在所述第一表面与所述第二表面之间的侧壁中，所述第一多个侧壁凹陷部各自具有至多第一深度；和
第二多个侧壁凹陷部，所述第二多个侧壁凹陷部形成在所述衬底的所述侧壁中并且设置在所述第一多个侧壁凹陷部与所述第二表面之间，所述第二多个侧壁凹陷部各自具有至少第二深度，所述第二深度大于所述第一深度。
2.根据权利要求1所述的半导体管芯，其中所述第一多个侧壁凹陷部各自具有至多第一宽度，并且其中所述第二多个侧壁凹陷部各自具有至少第二宽度，所述第二宽度大于所述第一宽度。
3.根据权利要求1所述的半导体管芯，其中所述第一多个侧壁凹陷部沿着所述半导体管芯的第一长度在所述第一表面与所述第二表面之间延伸，并且其中所述第二多个侧壁凹陷部沿着第二长度从所述第一多个侧壁凹陷部延伸到所述第二表面。
4.根据权利要求1所述的半导体管芯，其中所述第二深度为所述第一深度的至少两倍。
5.一种半导体管芯，所述半导体管芯包括：
衬底，所述衬底具有第一表面和第二表面，所述第二表面与所述第一表面相对；
第一多个侧壁凹陷部，所述第一多个侧壁凹陷部形成在所述衬底的侧壁中并且从所述第一表面沿着所述侧壁的第一长度延伸，所述第一多个侧壁凹陷部各自限定至多第一深度；和
第二多个侧壁凹陷部，所述第二多个侧壁凹陷部形成在所述衬底的所述侧壁中并且沿着所述侧壁的第二长度在所述第一多个侧壁凹陷部与所述第二表面之间延伸，所述第二多个侧壁凹陷部各自限定至少第二深度，所述第二深度大于所述第一深度。
6.根据权利要求5所述的半导体管芯，其中所述第一多个侧壁凹陷部各自具有至多第一宽度，并且其中所述第二多个侧壁凹陷部各自具有至少第二宽度，所述第二宽度大于所述第一宽度。
7.一种制造半导体管芯的方法，所述方法包括：
在衬底的侧壁中形成第一多个侧壁凹陷部，并且使所述第一多个侧壁凹陷部沿着所述侧壁的第一长度从所述衬底的第一表面延伸，所述第一多个侧壁凹陷部各自限定至多第一深度；以及
在所述衬底的所述侧壁中形成第二多个侧壁凹陷部，并且使所述第二多个侧壁凹陷部沿着所述侧壁的第二长度在所述第一多个侧壁凹陷部与所述衬底的第二表面之间延伸，所述第二多个侧壁凹陷部各自限定至少第二深度，所述第二深度大于所述第一深度。
8.根据权利要求7所述的方法，其中形成所述第一多个侧壁凹陷部包括：以第一工艺参数执行第一处理循环，并且进一步地，其中形成所述第二多个侧壁凹陷部包括：以第二工艺参数执行第二处理循环。
9.根据权利要求8所述的方法，其中所述第一处理循环和所述第二处理循环包括钝化层的沉积、各向异性蚀刻和各向同性蚀刻。
10.根据权利要求8所述的方法，其中所述第一工艺参数包括以下项中的一者或多者：各向同性蚀刻时间，所述各向同性蚀刻时间小于所述第二工艺参数的各向同性蚀刻时间；各向同性蚀刻流速，所述各向同性蚀刻流速小于所述第二工艺参数的各向同性蚀刻流速：以及各向同性蚀刻功率电平，所述各向同性蚀刻功率电平小于所述第二工艺参数的各向同性蚀刻功率电平。
11.根据权利要求8所述的方法，所述方法还包括：
冲洗所述半导体管芯以从所述第一多个侧壁凹陷部和从所述第二多个侧壁凹陷部去除钝化层部分。
12.一种用于切单半导体管芯的装置，所述装置包括：
等离子体室；和
控制电路，所述控制电路被配置为对设置在所述等离子体室内的半导体晶圆切单以获得所述半导体管芯，所述控制电路被配置为使所述装置进行以下操作：
在所述半导体管芯的衬底的侧壁中形成第一多个侧壁凹陷部，并且使所述第一多个侧壁凹陷部沿着所述侧壁的第一长度从所述衬底的第一表面延伸，所述第一多个侧壁凹陷部各自限定至多第一深度，
在所述半导体管芯的所述衬底的所述侧壁中形成第二多个侧壁凹陷部，并且使所述第二多个侧壁凹陷部沿着所述侧壁的第二长度在所述第一多个侧壁凹陷部与所述衬底的第二表面之间延伸，所述第二多个侧壁凹陷部各自限定至少第二深度，所述第二深度大于所述第一深度，以及
检测工艺终点，在所述工艺终点处所述半导体管芯被切单为使得在所述侧壁中形成所述第一多个侧壁凹陷部和所述第二多个侧壁凹陷部。
13.根据权利要求12所述的装置，其中所述控制电路被配置为使所述装置进行以下操作：
形成所述第一多个侧壁凹陷部，包括以第一工艺参数执行第一工艺循环，以及
形成所述第二多个侧壁凹陷部，包括以第二工艺参数执行第二工艺循环。
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