CN112689768A - 用于集成电路中焊丝测试的方法和装置 - Google Patents

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Abstract

本文公开了基于焊丝之间的电容耦合来识别IC设备中的潜在缺陷的测试装置和方法。焊丝可具有在测试时不显现为硬短路或硬开路的潜在缺陷，但可造成随时间推移发展成硬短路或硬开路的高风险。潜在缺陷可在两条相邻的焊丝受到干扰而变得彼此靠近时形成。根据一些实施方案，一对引脚之间的电容耦合可用于提供连接到该一对引脚的焊丝之间的近短路潜在缺陷的指示。

Description

用于集成电路中焊丝测试的方法和装置
相关专利申请的交叉引用
本专利申请按照美国法典第35卷第120条款的规定要求2018年9月14日以代理人案卷号T0529.70161US00提交并且名称为“METHOD AND APPARATUS FOR BOND WIRETESTING IN AN INTEGRATED CIRCUIT”的美国非临时专利申请序列号16/132292的优先权，该专利申请据此全文以引用方式并入本文。出于***合众国的目的，本专利申请将被视为2018年9月14日提交的美国专利申请号16/132292的继续申请。
背景技术
本专利申请整体涉及用于测试集成电路(IC)设备的方法和装置。具体地讲，本专利申请涉及识别可能经历与焊丝相关的缺陷的IC设备。
IC设备可以为封装件或芯片的形式，其中在该封装件的外表面上具有导电引线或焊盘(有时称为“引脚”)。一些IC设备使用焊丝将基板(诸如硅管芯)上的连接点连接到引线框架。该引线框架继而可连接到该设备封装件的引脚。在制造IC时，要在一个或多个阶段进行测试，以确保成品适当运行。
可通过将测试探针连接到IC设备上的测试接入点来在半导体测试***(诸如自动测试装备(ATE))中执行测试。将测试探针连接到测试装备，以在测试接入点处提供电激励或执行电测量。为了测试将被封装以形成半导体设备的半导体管芯，测试接入点可以为管芯上的焊盘。为了测试成品，可将测试探针连接到该封装件外部的引脚。
测试该封装产品可识别焊丝之间的短路或焊丝中的一些焊丝的开路。此类测试可识别在测试时存在的缺陷。然而，一些半导体设备可能无法使用，即使测试在制造时未识别出任何缺陷。
发明内容
根据一些实施方案，提供了操作测试***以识别设备中的潜在缺陷的方法。该设备包括多个引脚，该多个引脚具有附接到其上的焊丝。该方法包括向该设备提供激励信号；测量对该激励信号的响应。该响应指示附接到该多个引脚中的第一引脚的焊丝和附接到该多个引脚中的第二引脚的焊丝之间的电容耦合。该方法还包括确定提供该电容耦合的电容是否在预定范围之内；以及当确定该电容在该预定范围之外时，提供该设备可能故障的指示。
根据一些实施方案，提供了操作测试***以识别设备中的潜在缺陷的方法。该设备包括多个引脚，该多个引脚具有附接到其上的焊丝。该方法包括测试该设备以识别多对该多个引脚之间的硬短路和硬开路；当该测试未识别出硬短路或硬开路时，通过针对该多对引脚中的每一对引脚测试潜在缺陷；测量附接到该对引脚中的第一引脚的焊丝和附接到该对引脚中的第二引脚的焊丝之间的边缘电容；以及
确定该边缘电容是否在预定范围之内；以及当确定该多对引脚中的一对引脚的该边缘电容在该预定范围之外时，提供该设备具有潜在缺陷的指示。
根据一些实施方案，提供了至少一种非暂态计算机可读介质。该至少一种非暂态计算机可读介质编码有计算机可执行指令，在由测试***的处理器执行时，这些计算机可执行指令控制该处理器执行操作测试***以识别设备中的潜在缺陷的方法，该设备包括多个引脚，该多个引脚具有附接到其上的焊丝。该方法包括针对多对该多个引脚中的每一对引脚，配置该测试***以测量该对引脚中的第一引脚和第二引脚的电容。该配置包括将AC电压源连接到该对引脚中的第一引脚；测量由该AC电压源感应产生的电流；计算提供附接到该第一引脚的焊丝和附接到第二引脚的焊丝之间的电容耦合的电容；确定该电容是否在预定范围之内；以及当确定该电容在该预定范围之外时，提供该设备具有潜在缺陷的指示。
上述为由所附权利要求书限定的本发明的非限制性内容。
附图说明
各种方面和实施方案将结合以下附图描述。应当理解，附图未必按比例绘制。在附图中，不同图中所示的每个相同或近乎相同的部件由相同的标号表示。为了清晰起见，并非对每张附图中的每个部件都进行了标记。
图1为示出根据本专利申请的一些方面的使用测试***10测试的设备100的示意图；
图2A为示出根据本专利申请的一些方面的用于操作测试***10以测试如图1所示的设备100中的焊丝缺陷的示例性方法200A的示意流程图；
图2B为示出根据本专利申请的一些方面的用于操作测试***10以识别如图1所示的设备100中的潜在缺陷的示例性方法200B的示意流程图；
图3A为示出根据本专利申请的一些方面的操作测试***以识别设备中的潜在缺陷的方法的示例性具体实施的示意图；
图3B为示出根据本专利申请的一些方面的操作测试***以识别设备中的潜在缺陷的方法的示例性变形的示意图；
图4A为示出根据本专利申请的一些方面的操作测试***以识别设备中的潜在缺陷的方法的另一个示例性具体实施的示意图；
图4B为示出根据本专利申请的一些方面的操作测试***以识别设备中的潜在缺陷的方法的另一个示例性具体实施的示意图；
图5为示出根据本专利申请的一些方面的一系列测量的引脚电容和预定电容耦合范围的示例的数据条形图；
图6为示出根据本专利申请的一些方面的两个设备上的一系列测量的引脚电容的数据条形图；并且
图7为示出根据本专利申请的一些方面的用于选择预定电容范围的示例性方法700的示意流程图。
具体实施方式
本发明人已认识到并理解，半导体设备的某些测试接入点之间的电容耦合的某些值可指示设备在操作中故障的高可能性。电容耦合的那些值可与焊丝的不正确定位相关联，这在操作中可导致设备故障。因此，电容耦合的那些值可使半导体设备能够分类为具有潜在缺陷，因为这些缺陷在制造期间测试时不存在，所以不能通过常规的半导体测试技术检测到。本文公开了基于焊丝之间的电容耦合来识别IC设备中的此类潜在缺陷的测试装置和方法。
本发明人已认识到并理解，随着IC功能继续增加，IC封装件的引脚数和焊丝缺陷的概率也会继续增加。焊丝缺陷可包括硬短路和硬开路。硬短路为当两根焊丝电短接在一起时(例如当焊丝彼此无意中接触时)发生的缺陷。硬开路为当焊丝未电连接到该设备内的预期电路时发生的缺陷。
硬短路和硬开路两者均可基于在连接到焊丝的测试接入点处的测量来检测。当IC设备被识别为硬短路或硬开路缺陷时，其可作为故障的设备被拒绝。本发明人还已认识到并理解，焊丝可具有在测试时不显现为硬短路或硬开路的潜在缺陷，但可造成随时间推移发展成硬短路或硬开路的高风险。例如，当两条相邻的焊丝由于温度变化、设备处理期间的振动等而受到干扰彼此接触时，潜在缺陷可导致设备故障。此类潜在缺陷可由“近短路”造成。具有近短路的设备具有从近短路发展成硬短路的高故障可能性。当IC设备经受伴随有温度变化和/或机械振动的恶劣环境时，例如当用于汽车或其他车辆中时，近短路也可发展成硬短路。因此，期望在运输或部署IC设备之前在制造过程期间识别该设备中的潜在缺陷。如本文所述的技术可特别适用于被设计用于车辆或将存在高度振动的其他环境中的IC设备。然而，这些技术可用于具有焊丝的任何类型的设备。
如本文所述的技术提供了用于识别潜在缺陷的比可用于识别此类潜在缺陷的常规方法更快且更便宜的电测试方法。潜在缺陷诸如焊丝的近短路可例如使用已知的X射线照相来对焊丝中的每一根焊丝的位置进行成像来识别。然而，本发明人已认识到并理解，X射线照相方法在资本装备和供应成本以及制造过程中由于耗时的成像过程而导致的停机时间方面都是昂贵的。当解释大量图像数据时，X射线成像也容易出现人为误差。
本发明人还已认识到并理解，处于“近短路”状态的焊丝具有与适当定位的焊丝不同的电容耦合。尽管电容差值非常小，但发明人已认识到能够以足够的可靠性识别此类小的差值以预测IC设备具有高故障风险的测量技术。
根据本专利申请的一个方面，连接到相邻焊丝的一对引脚之间的电容耦合可用于提供连接到该对引脚的焊丝之间的近短路潜在缺陷的指示。根据本专利申请的一个方面，因为焊丝之间的电容耦合(在下文中称为“边缘电容”)与焊丝之间的距离成反比，所以与适当间隔的焊丝相比，在近短路状态下彼此接近的焊丝将表现出更大量的边缘电容。可在焊丝所连接到的设备的引脚处测量边缘电容。
根据一些实施方案，为了测量边缘电容，可将激励信号诸如正弦或交流(AC)电压信号提供给待测设备，并且可测量对该激励信号的响应。该响应可指示附接到该待测设备的第一引脚和第二引脚的焊丝之间的电容耦合。在一些实施方案中，对AC激励信号的响应可通过测量待测设备的第一引脚和基板之间的AC电流以2线配置来测量。
在其他实施方案中，可在该待测设备的第二引脚处测量该响应。在此类测量配置中，IC设备的基板可连接到基准电压电平。本发明人已认识到并理解，与来自寄生耦合(诸如IC设备中的焊盘和基板之间的耦合)的较大寄生背景电容相比，焊丝之间的边缘电容可具有相对较小的量值。这意味着边缘电容的测量为小电容测量，并且与通过寄生背景电容的AC电流路径相比，通过焊丝之间的电容耦合的AC电流路径具有更大的阻抗。在一些实施方案中，可在3线配置中测量该响应以减小寄生背景电容在测量连接到两个引脚的焊丝之间的边缘电容时的影响。在一些实施方案中，可将激励AC电压信号施加到第一引脚，并且当将基板连接到基准电压时，在第二引脚处测量响应AC电流。本发明人已理解，当将该基板连接到基准电压(诸如地电压)时，通过寄生背景电容的响应AC电流将基本上经由基板而不是第二引脚流到该基准电压，使得在第二引脚处测量的AC电流基本上基于边缘电容。
根据本专利申请的一些方面，可将连接到两个引脚的一对焊丝之间的边缘电容与预定范围进行比较，以确定该设备是否具有潜在缺陷并且可能故障。该预定范围可以为基于多个已知良好设备中的类似引脚之间的测量基线电容的平均值的静态范围。本发明人已认识到并理解，IC设备可由于制造批次变化或其他原因而在设备之间具有特征参数(诸如电阻和电容)的***性变化。为了容忍设备与设备之间的此类过程变化，可为每个设备动态地生成边缘电容值的预定范围。在具有高引脚数设备的一些实施方案中，测量多对引脚之间的电容耦合以建立平均电容，并且基于该平均电容归一化附接到一对引脚的焊丝之间的电容耦合。
参见附图，图1为示出根据本专利申请的一些方面的使用测试***10测试的设备100的示意图。设备100为包括封装件102的待测设备(DUT)。基板130设置在封装件102内并且可以为硅或其他合适的基板材料，可通过在其中或其上形成电路元件来形成半导体管芯。这些电路元件可通过在基板层上或基板层中产生半导体、电介质和导电材料来形成，以便产生各种逻辑部件、存储器、互连件、用于微机电(MEMS)应用的可移动部件和/或其他合适类型的电路元件。
在一些实施方案中，设备100可包括封装件102内的多于一个管芯。在此类实施方案中，连接到每个此类管芯的焊丝之间的边缘电容可单独测量或以任何其他合适的方式测量。
封装件102可包括合适的陶瓷、半导体、氧化物、陶瓷复合材料或多于一种材料的层合体。此类结构可用作由基板130形成的半导体管芯的安装位置，并且可用作构成该封装件的管芯和其他部件的壳体。可形成为引线框架的一部分的引线可提供从该封装件内部到外部的电连接。为简单起见，图1示出了暴露在该封装件内部或外部的引线的部分，作为引脚。
在图1的示例中，那些引脚由引脚111、112、113、114表示，这些引脚的至少一部分可设置在封装件102的外表面上，使得其可从设备100的外部电触及。尽管以线性阵列示出了四个引脚，但是应当理解，封装件可具有任何合适数量的引线并且可以任何合适的布置将任何数量的引脚放置在封装件102的外部上。该封装件外部的引线的部分可具有任何合适的形状和尺寸，诸如导电焊盘、金属引脚、铜柱或包括焊球的导电结构。
可将这些引线的外部部分连接到封装件102内部的引线的可附接有焊丝的部分。封装件102内部的部分类似地可被成形为正方形或矩形焊盘，或者具有任何其他合适的形状。该封装件内部和外部的引线的部分可通过中间部分接合，该中间部分也可具有任何合适的形状。由于引脚的内部部分、外部部分和中间部分的形状和位置对于本发明并非至关重要，因此引线的所有部分均由相同的符号表示，该符号在此处为正方形。
基板130包括多个连接点131、132、133、134，每个连接点经由相应焊丝121、122、123、124连接到相应引脚111、112、113、114。此处，示出了连接点、焊丝和引脚之间的一对一关系。然而，应当理解，其他配置也是可能的，诸如连接到相同引脚或相同连接点的多根焊丝。此外，应当理解，焊丝中没有一根焊丝被示出为与其他焊丝交叉。应当理解，IC设备可被设计成其中焊丝附接到引脚和连接点，这些引脚和连接点需要一些焊丝穿过相邻焊丝。
连接点131、132、133、134可以为基板130上的焊盘或迹线并且电连接到基板130上的各种元件。尽管连接点131、132、133、134以线性阵列示出，但是应当理解，可在基板130上并且以任何合适的布置方式形成任何数量的连接点。
如图1所示，在基板130上可存在未经由焊丝连接的附加连接点135。例如，基板130可以为硅基板，并且连接点135可电连接到硅基板130。连接点135也可以设置在基板130的任何表面上，以提供电通路。例如，可将连接点135放置在基板130的底部，使得当基板130的底部表面机械地安装在封装件102的表面上时，连接点135之间的电连接可经由该封装件的表面或经由封装件102上的电耦合到连接点135的引脚实现，以提供偏置基板102的通路。因此，应当理解，虽然图1提供了如本文所述的用于进行测试的电连接的机制的示例，但是另选地或除此之外，可使用用于实现电通路的其他机制。
如图1所示，焊丝121、122彼此间隔开，使得它们分开距离125，这提供了这些焊丝之间的第一电容耦合。在一些实施方案中，焊丝121、122彼此具有适当或典型的间距，使得它们不太可能引起硬短路，并且因此它们不被定位成产生近短路的潜在缺陷。另一方面，焊丝123、124具有朝向彼此弯曲以被隔开距离126的形状，该距离提供大于第一电容耦合的第二电容耦合。在该示例中，如果焊丝123、124进一步弯曲以接触，则它们之间的距离可变得硬短路，并且因此被定位成产生近短路的潜在缺陷。根据本专利申请的一个方面，确定焊丝123和124之间的第二电容耦合大于预期可为识别一对焊丝中存在潜在缺陷提供基础。可通过将第二电容耦合与焊丝121和122之间的第一电容耦合进行比较或通过比较先前测量的设备的焊丝123和124的电容耦合来实现此类确定。在一些实施方案中，通过测量连接到焊丝对的引脚之间的电容来测试半导体设备的潜在缺陷。该测试可在所有可能的焊丝对上执行，或者在一些实施方案中，可在可能的焊丝对(诸如根据半导体设备的设计被定位成足够靠近使得如果任一者或两者不在适当位置则它们可产生潜在缺陷的焊丝对)的子集上执行。
测试***10可包括用于向设备100提供激励信号12以及用于测量来自设备100的响应14的部件。测试***10可配置有可生成激励信号的多个仪器。可商购获得的测试***包含生成并测量AC信号和DC信号的多种仪器。此外，测试***10可包含定时电路，使得生成激励信号的仪器和测量响应信号的仪器可同步，从而可确定对特定激励信号的响应。激励信号和测量的响应信号可以为具有振幅和相位特征的AC信号。在一些实施方案中，可以相位敏感的方式确定信号。在一个实施方案中，该测试***可计算对应于电阻测量值和电抗测量值的正交的实信号分量和虚信号分量。这允许电容电流与给定测量中可能存在的任何电阻电流分离。
此外，测试***可包含将测试仪内仪器的特定输入端和输出端连接到待测设备上的特定连接点的部件或与其一起操作。这些部件可包括切换电路，使得在测试流程期间的不同时间，仪器可连接到待测设备上的连接点。
在生产环境中，控制这些仪器以在特定时间生成并测量特定测试信号，并且该测试***被配置为使得这些仪器在不同时间连接到不同连接点。因此，该测试***的操作受到程序控制。在一些实施方案中，测试***10可以为ATE，ATE包括具有存储介质21、存储器23和处理器25的计算机20，并且此类处理可在计算机20或任何其他计算设备中执行。存储介质21和存储器23可以为任何合适的非暂态计算机可读介质，诸如例如并且不限于计算机存储器、高密度光盘、光盘、磁带、闪存存储器、现场可编程门阵列或其他半导体设备中的电路配置或其他有形计算机存储介质。在一些实施方案中，存储介质21可以为非易失性存储装置，并且存储器23可以为易失性存储装置。计算机可执行指令可在由处理器25执行之前从存储介质21加载到存储器23。然而，存储介质21和存储器23之间的区别并非至关重要，并且在一些实施方案中可存在任一者或两者。
处理器25可以为任何合适的处理设备，诸如例如并且不限于一个或多个处理器、中央处理单元(CPU)、数字信号处理器(DSP)、控制器、可寻址的控制器、一般或特殊目的的微处理器、微控制器、可寻址的微处理器、可编程的处理器、可编程的控制器、专用处理器、专用控制器或任何其他合适的处理设备。此外，应当理解，图1为测试***10的示意图。实际具体实施可具有分布式处理。例如，主机可以控制测试的整体流程并分析结果。该测试***可包含一个或多个专用处理器，每个专用处理器控制生成和/或测量测试信号的仪器或仪器组。
图2A为示出根据本专利申请的一些方面的用于操作测试***10以测试如图1所示的设备100中的焊丝缺陷的示例性方法200A的示意性流程图。可在耦合到待测设备内的焊丝对的引脚上执行测试。在一些实施方案中，可通过在测试潜在缺陷之前测试焊丝中的硬开路和硬短路来缩短总平均测试时间。在如图2A所示的示例性方法200A中，在操作201中，测试该设备以识别引脚对的一部分或所有引脚对之间的硬短路和硬开路。用于测试硬开路或硬短路的任何合适的方法可用于该测试，诸如但不限于电容或阻抗测量。在操作203处，如果操作201的结果指示焊丝之间存在一个或多个硬短路或硬开路，则方法200A前进至任选的操作205，其中可修改制造过程以校正在未来制造过程中在操作201中所识别的硬开路/硬短路缺陷，并且方法200A随后将结束。当测试未识别出硬短路或硬开路缺陷时，方法200A前进至执行潜在缺陷的测试。在操作207中，选择预定电容范围，该预定电容范围表示具有不具有近短路潜在缺陷的焊丝的设备的预期边缘电容值。在操作209处，基于该预定电容范围，在该多个引脚处测试该设备的潜在缺陷。
图2B为示出根据本专利申请的一些方面的用于操作测试***10以识别如图1所示的设备100中的潜在缺陷的示例性方法200B的示意流程图。根据一些方面，方法200B可以为图2A的方法200A中的操作209的示例性具体实施。在图2B所示的实施方案中，方法200B表示可在耦合到相应焊丝对的引脚对上执行的测试。针对该对检测到的潜在缺陷可显示出IC设备的潜在缺陷。为了确定待测IC设备不具有潜在缺陷，可测试连接到焊丝的引脚对的所有或多个引脚对，这些焊丝可以足够靠近以产生近短路而不形成硬短路或硬开路。以这种顺序进行的测试可允许在存在硬短路或硬开路的情况下省略对近短路状态的测试。
如图2B所示，在操作202处，从测试***10向设备100提供激励信号12。在操作204处，由测试***10测量和接收响应14。如图1所示的响应14指示焊丝之间的电容耦合，诸如焊丝123、124之间的电容耦合126。然后在操作206处使用响应14来确定边缘电容的值，该值提供待测焊丝对之间的电容耦合。
在一些实施方案中，AC阻抗方法用于测量电容。例如，激励12可以为AC电压信号，并且响应14可以为响应于AC电压激励的AC电流。然后可基于AC电压信号和AC电流的均方根(rms)值的除数来计算阻抗值Z，该阻抗值用于使用Z＝1/(2πfC)来计算电容C，其中f为AC激励信号12的频率。应当理解，本专利申请的各方面不限于使用AC阻抗方法，并且在操作202、204和206中可使用提供激励信号、测量响应和确定电容的任何合理方式。例如，基于电荷在电容器板上的定时聚积的准静电容测量可用于测量两个引脚之间的电容值。
此外，应当理解，不需要经由计算将测量的电参数转换成电容值。相反，在一些实施方案中，从一次测量到下一次的测量计算电容所需的许多变量可为相同的，使得指示电容的值可基于该测量。例如，在上述公式中，测量频率对于所有测量可为相同的，使得电容可与所测量的阻抗成反比。在此类实施方案中，所测量的阻抗与阻抗值范围的比较可适于确定该电容是否在特定范围之内。
无论用于导出表示所测量的电容值的具体计算如何，在方法200B的操作208处，将所确定的电容与预定范围的适当边缘电容进行比较。如果所确定的电容值在预定范围之内，则方法200B结束并且确定设备100不太可能由于所测试的焊丝对中的潜在缺陷而故障。方法200B可包括在操作214处确定是否需要对另外一对引脚进行继续测试。如果是，则方法200B将在操作202处重新开始以测试新的一对引脚。如果不再对引脚进行测试，例如当待测设备上的该多个引脚均已对潜在缺陷进行测试时，则方法200B可前进至结束。
另一方面，如果在操作208处发现所确定的电容值在表示测试的该对焊丝的边缘电容的预定范围之外，则方法200B还包括在操作210处提供设备100具有潜在缺陷并且可能故障的指示。在一些实施方案中，该预定范围可以为单端范围。例如，该范围可由上限阈值限定，并且测量的高于该上限阈值的电容可指示潜在缺陷。在一些其他实施方案中，该预定范围可以为双端的并且可包括下限阈值。测量的低于该下限阈值的电容可指示潜在缺陷，例如作为被测试焊丝之间的距离与适当距离相比异常高的指示，推断被测试焊丝可能已被干扰并且可能与其他焊丝形成近短路。
在操作210之后，方法200B可任选地包括操作212，其中可修改制造过程以校正未来制造过程中的潜在缺陷，并且方法200B将在之后结束。
激励12和测量14可通过连接到引脚的测试探针来实现，这些引脚继而耦合到被测试的该对焊丝。图3和图4示出了可进行此类连接的两种另选方式。
图3A为示出根据本专利申请的一些方面的操作测试***以识别设备中的潜在缺陷的方法的示例性具体实施的示意图。图3A示出了在封装件302上具有第一引脚1和第二引脚2的待测设备300。AC电压源S1和互阻抗放大器M1可由测试***内的仪器实现。例如，AC电压源S1可产生激励信号12，并且互阻抗放大器M1可测量响应信号14(图1)。
引脚1连接到焊丝1，而引脚2连接到焊丝2。焊丝1和焊丝2之间的边缘电容为C3。焊丝1和焊丝2各自还连接到封装件302内的基板，并且具有与该基板的相应寄生基板电容C1和C2。图3A示出了源仪器和测量仪器与待测设备的连接，使得可以测量表示包括C1和C2的C3的值。
设备300具有电连接到基板的连接点335。在一些实施方案中，基板可以为硅管芯，并且连接点335可以为该基板的侧表面或底表面上的焊盘并且被配置为电连接到该管芯内的硅主体。然而，可使用用于连接到该基板的任何合适的方法。
图3A示出了用于测试设备300中的潜在缺陷的2线配置。在图3A所示的示例中，AC电压源S1被配置为在激励输出端S处提供相对于接地电压304的AC电压激励信号Vs。应当理解，“接地”不需要处于接地电位。相反，“接地”可以为用作合适基准的任何电压。
根据本专利申请的一个方面，AC电压激励信号为频率介于1Hz和500kHz之间、介于100Hz和10kHz之间或介于1kHz和100kHz之间(均包括端值在内)的正弦电压信号。本发明人已认识到并理解，当在电容器上施加AC电压时，较高频率将导致来自电容器的较低阻抗以及作为响应的较高AC电流振幅。因此，在一些实施方案中，高电压信号频率可导致较高响应电流振幅和较大测量响应信号。
根据另一个方面，AC电压激励信号Vs的峰值振幅或峰值电压可保持小于IC设备300的基板中的部件的特征电压。例如，Vs可保持小于晶体管的晶体管导通电压，使得所施加的激励电压信号不导致晶体管导通，这可导致设备100内支持电流的更多导电路径，该电流可干扰对小边缘电容C3的测量。在一些实施方案中，特征电压可以为一个或多个设备中p-n结(诸如IC设备300中静电放电(ESD)保护电路中二极管上的p-n结)上的结电压。在一些实施方案中，AC电压激励信号Vs的峰值振幅或峰值电压可介于0.3V和0.1V之间、介于0.3V和0.65V之间或介于0.3V和0.45V之间(均包括端值在内)。
C3表示相邻焊丝之间的电容耦合，诸如连接到引脚1和引脚2的那些，如图3A所示。在一些实施方案中，可以向设备的各个引脚施加电压激励，同时测量通过基板的响应电流。该值表示与附接到受激引脚的焊丝相邻的焊丝之间的电容。可标测每个引脚的响应并将其与预定范围进行比较，以确定是否存在与焊丝相关的潜在缺陷。可利用互阻抗放大器M1来测量响应。
参见图3A，互阻抗放大器M1被配置为将在测量输入端M处测量的电流308转换成与被测量的电流308成比例的输出电压V0。将测量输入端M耦合到运算放大器(op-amp)306的反相输入端子，其中op-amp 306的非反相输入端子耦合到接地电压。将输出端通过反馈阻抗Zf耦合到反相输入端。作为反馈的结果，放大器将达到稳态，其中反相输入端处的电压等于非反相输入端处的电压。如本领域的普通技术人员应当理解，op-amp的输入端汲取接近零量的电流并且具有相同的电势电压，因此测量输入端M可被视为具有与接地电压相同的电势的“虚拟接地”，而进入op-amp 306的反相输入端子的电流IB可忽略不计。将Op-amp306和反馈阻抗Zf耦合在一起以形成互阻抗放大器M1，使得输出电压Vo与输入电流308和阻抗Zf的乘积成比例。
为了使用2线配置来测量焊丝边缘电容C3，向设备300中的一点提供激励输出端S，将测量输入端M耦合到设备300中的另一点，并且使用AC阻抗方法基于在M处测量的电流响应来测量电容值。在图3A所示的示例中，激励信号由Pin 1处的激励输出端S提供，同时电流308由互阻抗放大器M1在到基板的连接点335处测量。
通过互阻抗放大器M1测量的值和边缘电容之间的关系可理解如下：在图3A所示的示例中，测量的电流响应308表示分别流过C1、C2和C3的电流IX1、IX2、Ix3的组合。有效阻抗Zeff可基于AC激励电压信号在S处的量值根据电流响应308测量。Zeff与C1相关，该C1与C2和C3的串联组合并联。因此，如果C1和C2为基于例如先前和单独的测量的已知量，则所测量的有效阻抗Zeff可用于推断C3的值。
然而，如上所述，不要求明确计算C3的值。相反，如本文所述的技术可基于指示C3的值的测量来操作。例如，可通过将所测量的电流响应与C3处于对应于适当间隔的焊丝的范围内时或者相反地达到对应于足够靠近在一起以呈现不期望的高故障风险的焊丝的范围的预期电流响应进行比较来实现此类结果。可通过在已知良好的设备上计算和/或测量来确定适当的一个或多个范围。可针对每一对焊丝确定适当范围。这些范围也可针对过程变化进行调整，如下文结合图6所述，或针对可影响指示焊丝之间的适当和/或不适当间距的范围的任何其他变量进行调整。
在一些实施方案中，可针对寄生电容来调整测量。例如，M1和S1内的电路可在其自身内呈现各种寄生电容。例如，即使没有M1和S1测试设备300并且通过使测量输入端M和激励输出端S保持浮动，M1也可以响应于S1中的AC激励电压信号Vs而测量非零量的AC电流。这是由于M1和S1之间的寄生电容耦合的贡献，并且当M1和S1两者作为一个测试***的一部分被集成时可能特别明显。在一些实施方案中，可执行未钩住待测设备的基线电容测试，并且稍后在测试待测设备的焊丝电容耦合时减去基线电容测试，以便校正来自测量设备本身的背景寄生电容。
作为本文所述测试技术的另一个变型的示例，应当理解，也可在连接到基板的连接点处施加激励信号，同时经由待测设备的一个或多个引脚测量电流响应。
还应当理解，无需将到基板的连接点335用于施加激励信号或用于测量电流响应。在另一个示例性变型中，该基板可保持浮动，并且激励信号的施加和电流响应的测量均在待测设备的引脚处执行。例如，图3B示出了用于测试设备300中的缺陷的另一种2线配置，其中基板为浮动的。如图3B中的示例性配置所示，激励信号在引脚1处提供，而电流响应309在引脚2处测量。测量的电流响应309表示流过C1、C2和C3的电流的组合。有效阻抗Zeff可基于AC激励电压信号在S处的量值根据电流响应309测量。Zeff与C3相关，该C3与C1和C2的串联组合并联。因此，如果C1和C2为基于例如先前和单独的测量的已知量，则所测量的有效阻抗Zeff可用于推断C3的值。
图4A为示出根据本专利申请的一些方面的操作测试***以识别设备中的潜在缺陷的方法的另一个示例性具体实施的示意图。图4A示出了用于测试设备400中的潜在缺陷的3线配置，该配置可减小或消除基板电容C1和C2在测量小边缘电容C3时的影响。图4A的实施方案可使用结合图3A所述的相同部件来执行指示C3的值的测量。然而，如通过图3A与图4的比较可见，这些部件以不同方式连接到待测设备。测量的值的不同范围可指示潜在缺陷的存在，或相反地，指示潜在缺陷的不存在。然而，可以类似的方式确定和/或调整适当的范围。
在图4A所示的示例中，将AC电压激励信号Vs施加到引脚1，同时将引脚2耦合到互阻抗放大器M1的测量输入端M以测量引脚2处的响应电流408。设备400上的第三连接点在到基板的连接点435处建立。在一些实施方案中，连接点435耦合到基准电压，使得该基板在基准电压下保持在恒定电平。在一些实施方案中，连接点435将基板连接到基准电平。连接点435可直接耦合到被表示为接地的基准电压电平，或者在一个示例中，连接点435可耦合到设备400的封装件402上的接地保护节点G。
所测量的电流指示C3的原因可理解如下：在设备400的测试期间，引脚2在测量输入端M处耦合到虚拟接地，并且因此引脚2具有与基板相同的地电位。因此，没有电流流过C2。通过电容C1驱动的电流将流入接地基板，并且不会出现在所测量的响应电流408中。当将电压激励信号Vs施加到Pin 1时，电流Ix1由Vs驱动以流过焊丝1和焊丝2之间的边缘电容C3。因为引脚2具有与基板相同的电势，所以Ix1将继续流入引脚2中并且成为可由互阻抗放大器M1整体测量的响应电流408。换句话讲，所测量的响应电流408表示流过C3的整个Ix1电流，作为对经由引脚1和引脚2在C3上施加的电压激励信号Vs的响应，而没有来自基板电容C1或C2的任何贡献。
当测量通过C3的电流Ix1时，可使用例如基于施加的电压激励信号Vs的振幅的AC阻抗方法来计算C3的值。因此，图4A所示的配置可用于减去寄生电容对测量的电流的影响并直接测量两个引脚之间相对小的边缘电容C3，并且相邻焊丝的电容耦合的直接测量变得可能。与图3A的配置相比，可检测到更小的边缘电容值以及/或者可进行更准确的电容测量。由于在图4A中，互阻抗放大器M1的输入端M处的响应电流408仅表示小边缘电容C3，因此可使用较高的前端放大器灵敏度来放大响应电流408并改善输出电压Vo的信号振幅。例如，结合图4A，该互阻抗放大器可具有在1V/A至10V/A(包括端值在内)范围内的前端灵敏度，而结合图3A，该互阻抗放大器可具有0.1V/A至1V/A(包括端值在内)的前端灵敏度。在一些实施方案中，边缘电容值可分解成介于10fF和50pF之间、介于20fF和20pF之间或介于20fF和10pF之间的范围。
发明人已认识到并理解，如图4A所示的3线配置和如图3A所示的2线配置可各自具有用于测试潜在缺陷的某些独特优点。例如，在2线配置中，不同引脚处的测试之间的背景寄生电容变化可影响在不同引脚处测试的边缘电容的准确性，而在3线配置中，寄生电容不影响测量。此外并且不希望受特定理论的束缚，对于2线配置，由于一次仅测试一个引脚，因此不需要获得关于哪些焊丝在封装件内彼此接近的信息，而对于3线配置，测试引脚对，并且将需要关于引脚如何对应于待测设备内的焊丝的位置的现有技术来验证通过该对引脚测试的边缘电容对应于彼此相邻定位的焊丝。
图4B为示出根据本专利申请的一些方面的操作测试***以识别设备中的潜在缺陷的方法的另一个示例性具体实施的示意图。图4B示出了用于测试设备400中的潜在缺陷的3线配置的变型，该配置在许多方面类似于图4A所示的配置。图4B的实施方案可使用结合图4A所述的相同部件来执行指示C3的值的测量。然而，如通过图4B与图4A的比较可见，这些部件以不同方式连接到待测设备。测量的值的不同范围可指示潜在缺陷的存在，或相反地，指示潜在缺陷的不存在。然而，可以类似的方式确定和/或调整适当的范围。
在图4B所示的示例中，将接地保护节点G耦合到互阻抗放大器的输入端，例如如图4B所示的非反相输入端，以使G和M之间的电势相等。在一些实施方案中，将保护节点G连接到互阻抗放大器的非反相输入端可被称为远程保护感测配置，因为互阻抗放大器的非反相输入端遥感保护节点G上的地电位或其他基准电位。根据本专利申请的一个方面，保护节点G的遥感可有助于消除基于保护节点G和接地之间的连接处的有限阻抗的基于IR或jwL的AC电压降的影响，使得C2上的电压将被迫基本上为0。
图5为示出根据本专利申请的一些方面的一系列测量的引脚电容和预定电容耦合范围的示例的条形图。对于六个芯片中的每一个芯片上的相同引脚，以2线无保护配置(类似于图3A所示的配置)进行测量，所有这些均根据相同的方法设计和制造。集群示出了对于六个芯片中的每一个芯片的测量的电容的最小值、平均值和最大值，其中Min为6个芯片中的每一个芯片的最小值，Max为所有设备的引脚的最大记录测量值。所测量的电容值表示电容C1、C2和C3的组合，如图3A所示和如上所讨论。
在该示例中，对于那些引脚，没有一个芯片具有硬短路或开路，但被指定为芯片0的一个具有潜在缺陷。图5示出了具有潜在缺陷的芯片可容易地与良好的芯片区分开。图5示出了预定范围502，在该示例中，该预定范围介于约4.3pF和4.5pF之间，在该预定范围内，设备可被视为无潜在缺陷并且不太可能故障。预定范围502可被设定为涵盖多个已知良好的设备(例如，如图5所示的芯片1、2、3、4和5)中的引脚对之间的测量的电容值的静态范围。图5还示出了具有近短路的焊丝的已知坏的芯片0，该坏的芯片具有在预定范围502之外的4.65pF和4.7pF之间的测量的引脚电容。
如图5所示，数据示出了设定预定范围的方法，相对于该预定范围来比较指示焊丝之间的边缘电容的值，以便确定是否存在涉及这些焊丝的潜在缺陷。良好芯片和具有潜在缺陷的芯片之间的差异为稳定的并且可重复的。因此，通过测量足够数量的芯片，可确定可接受的范围，可选择表示缺陷的范围或反映良好芯片和缺陷芯片的测量之间的阈值。该范围可表示为电容，如图5所示。然而，如结合图3A和图4A所述，表示边缘电容的响应可作为表示电流的电压来测量。这些范围和/或阈值可呈现为测量的电流和/或电压，而不是被转换成电容。
图6为示出调整适用于特定IC设备的范围和/或阈值的方法的条形图。本发明人已认识到并理解，IC设备可具有特征参数(诸如电阻、由于例如制造批次变化引起的设备之间的电容)的***性变化。这些变化可得到补偿。图6示出了使用如本文所述的技术测量的两个设备上的一系列测量的引脚电容。
如图6所示，在设备IC1内，引脚电容测量值***地低于设备IC2内的引脚电容测量值。此类变化图案可由半导体制造设施内的过程变化引起，使得在不同时间制造的IC设备具有不同的特征。为了容忍设备与设备之间的此类过程变化，在确定所测量的电容耦合是否在预定范围之内之前，可将不同IC设备的焊丝之间的电容耦合归一化为基准IC设备。另选地，预定范围可被归一化，因为所得的比较将被类似地归一化。图6示出了可如何执行此类归一化。
图6示出了两个IC设备(指定为IC1和IC2)中的每一个设备上的多个引脚的引脚电容。使用如本文所述的技术进行测量，使得引脚电容指示与连接到所测量的引脚的焊丝相关联的边缘电容以及附图3中的寄生电容C1和C2。在图6中，IC1可以为具有基于所测量的引脚边缘电容的良好的引脚电容值601的预定范围的基准IC设备。可例如通过首先识别异常值602、603、604来确定良好的引脚电容值。可使用任何合适的统计方法来选择异常值，例如高于平均值的若干标准偏差的值。然后可基于不是异常值的其余引脚电容值的统计分布来选择IC1的良好的引脚电容601的预定范围。
IC1可表示用于确定这些范围的IC设备，相对于这些范围来比较表示边缘电容的测量值，以确定IC设备是否具有潜在缺陷。相比之下，IC2可表示在不同时间制造的IC设备，使得对于良好的焊丝对，边缘电容的测量值为不同的。尽管如此，可经由归一化过程将芯片IC2的测量值与IC1的测量值进行比较。
在测量IC2的引脚电容值之后，所测量的IC2引脚电容中的每一个引脚电容可相对于IC1归一化。归一化可通过例如以IC2和IC1的平均引脚电容之间的比率缩放IC2引脚电容来执行。然而，应当理解，可使用任何合适的缩放方法来补偿IC2中的***性较高引脚电容。
此外，应当理解，归一化可用于确定区分良好的焊丝和具有潜在缺陷的焊丝的范围和/或阈值。例如，可以建立IC设备的标称平均引脚电容值。对于用作基准设备以确定预定范围和/或阈值的每一个设备，可测量引脚电容。可以计算IC设备的平均引脚电容，并且可以计算测量平均值和标称平均值之间的缩放系数。该缩放系数可应用于所有测量值，使得IC设备的平均值等于标称平均值。这些归一化值可与其他IC设备的归一化值组合，以确定区分良好的焊丝和具有潜在缺陷的焊丝的归一化值之间的范围和/或阈值。对于归一化，可使用在设备的所有引脚处测量的电容。另选地，IC设备的引脚的子集可用于归一化。
图7为示出根据本专利申请的一些方面的用于选择预定电容范围的示例性方法700的示意流程图。根据一些方面，方法700可以为图2A的方法200A中的操作207的示例性具体实施。在操作701处，方法700包括测量附接到多对该多个引脚的焊丝之间的多个电容。在操作703处，方法700包括根据该多个测量的电容计算焊丝之间的平均电容。在操作705处，方法700包括基于平均电容来归一化提供附接到第一引脚的焊丝和附接到第二引脚的焊丝之间的电容耦合的电容。
以上描述本发明的至少一个实施例的多个方面，应当理解本领域的技术人员可易于进行各种改变、修改和改进。
例如，尽管描述了芯片封装级测试，但是所述测试方法也可应用于印刷电路板(PCB)级测试，其中一个或多个IC芯片已安装在PCB上。
此类改变、修改和改进旨在作为本公开的一部分，并且被视为落入本发明的精神和范围内。此外，尽管指示出本发明的优点，但是应当理解，并非本文所述的技术的每个实施方案均将包括每个所述优点。一些实施方案可能无法实现本文有利地所述的任何特征，并且在一些情况下，可实现所述特征中的一个或多个以实现另外的实施方案。因此，上述的说明和附图仅作为举例的方式。
可单独地、结合地或以在上述实施例中未特别讨论的各种配置方式使用本发明的多种方面，因此其应用不受限于上述说明所述或附图中所示的组件的细节和配置。例如，在一个实施例中所述的方面可以任何方式与其他实施例中所述的方面结合。
另外，本发明可实施为一种方法，并且已提供其示例。作为该方法的一部分执行的操作可通过任何合适的方式来排序。因此，可构建以不同于所示的顺序执行操作的实施方案，这可包括同时执行某些操作，即使这些操作在各示例性实施方案中被示为顺序操作。
此类改变、修改和改进旨在作为本公开的一部分，并且被视为落入本发明的精神和范围内。此外，尽管指示出本发明的优点，但应当理解，并非本发明的每个实施例均将包括每个所述优点。一些实施例可未执行在本文中和在一些情况下有利的任何所述特征。因此，上述的说明和附图仅作为举例的方式。
在权利要求中使用诸如“第一”、“第二”、“第三”等序数术语修饰权利要求要素，其本身并不意味一个权利要求要素相对于另一个的任何优先权、优先序或顺序或者执行方法操作的时间顺序，而是仅用作将具有某个名称的一个权利要求要素与另一个具有相同名称(除了使用的序数术语)的要素加以区分的标签，以辨别权利要求要素。
另外，本文所用的短语和术语均是用于说明的目的，并且不应视为限制。本文中所使用的“包括”、“包含”或“具有”、“内含”、“涉及”和它们的变型形式均意味着包含其后所列的项目及其等同物以及额外的项目。

Claims (20)

1.一种操作测试***以识别设备中的潜在缺陷的方法，所述设备包括多个引脚，所述多个引脚具有附接到其上的焊丝，所述方法包括：
向所述设备提供激励信号；
测量对所述激励信号的响应，所述响应指示附接到所述多个引脚中的第一引脚的焊丝和附接到所述多个引脚中的第二引脚的焊丝之间的电容耦合；
确定提供所述电容耦合的电容是否在预定范围之内；以及
当确定所述电容在所述预定范围之外时，提供所述设备可能故障的指示。
2.根据权利要求1所述的方法，其中提供激励信号包括在所述第一引脚处提供激励信号。
3.根据权利要求1所述的方法，其中：
所述设备还包括基板和到所述基板的连接点，并且
测量所述响应包括测量到所述基板的所述连接点处的电流。
4.根据权利要求1所述的方法，其中测量所述响应包括测量所述第二引脚处的电流。
5.根据权利要求4所述的方法，其中：
所述设备还包括基板和到所述基板的连接点，
所述方法还包括将所述连接点耦合到基准电压。
6.根据权利要求5所述的方法，其中所述第二引脚被配置为具有与到所述基板的所述连接点相同的电势。
7.根据权利要求1所述的方法，其中：
所述设备还包括封装件，所述多个引脚设置在所述封装件上，并且
附接到所述第一引脚的所述焊丝与附接到所述第二引脚的所述焊丝相邻。
8.根据权利要求1所述的方法，其中所述预定范围具有小于10pF的上限。
9.根据权利要求6所述的方法，其中测量所述电流包括将互阻抗放大器的输入端耦合到所述第二引脚，以及从所述互阻抗放大器输出表示所述电流的输出电压。
10.根据权利要求9所述的方法，其中测量所述电流还包括将所述互阻抗放大器的基准输入端耦合到所述连接点。
11.根据权利要求1所述的方法，其中所述激励信号为第一频率介于1kHz和500kHz之间的正弦电压信号。
12.根据权利要求1所述的方法，其中所述激励信号为峰值电压介于0.1V至0.75V之间的正弦电压信号。
13.根据权利要求1所述的方法，其中：
所述设备为第一设备，并且
所述方法还包括测量多个第二设备的多个引脚中的第一引脚和第二引脚之间的基线电容；以及
根据所测量的基线电容确定所述预定范围。
14.根据权利要求1所述的方法，还包括：
测量附接到多对所述多个引脚的焊丝之间的多个电容；
根据所述多个测量的电容计算焊丝之间的平均电容；以及
基于所述平均电容来归一化提供附接到所述第一引脚的所述焊丝和附接到所述第二引脚的所述焊丝之间的电容耦合的所述电容。
15.一种操作测试***以识别设备中的潜在缺陷的方法，所述设备包括多个引脚，所述多个引脚具有附接到其上的焊丝，所述方法包括：
测试所述设备以识别多对所述多个引脚之间的硬短路和硬开路；
当所述测试未识别出硬短路或硬开路时，通过针对所述多对引脚中的每一对引脚测试潜在缺陷：
测量附接到所述一对引脚中的第一引脚的焊丝和附接到所述一对引脚中的第二引脚的焊丝之间的边缘电容；以及
确定所述边缘电容是否在预定范围之内；以及
当确定所述多对引脚中的一对引脚的所述边缘电容在所述预定范围之外时，提供所述设备具有潜在缺陷的指示。
16.根据权利要求15所述的方法，其中测量所述响应包括测量所述第二引脚处的电流。
17.根据权利要求16所述的方法，其中所述设备还包括基板和到所述基板的连接点，并且
所述方法还包括将所述连接点耦合到基准电压，并且其中
测量所述电流包括将互阻抗放大器的输入端耦合到所述第二引脚，以及从所述互阻抗放大器输出表示所述电流的输出电压。
18.至少一种非暂态计算机可读介质，所述至少一种非暂态计算机可读介质编码有计算机可执行指令，在由测试***的处理器执行时，所述计算机可执行指令控制所述处理器执行操作测试***以识别设备中的潜在缺陷的方法，所述设备包括多个引脚，所述多个引脚具有附接到其上的焊丝，所述方法包括：针对多对所述多个引脚中的每一对引脚：
将所述测试***配置为测量所述一对引脚中的第一引脚和第二引脚的电容，所述配置包括将AC电压源连接到所述一对引脚中的所述第一引脚；
测量由所述AC电压源感应产生的电流；
计算提供附接到所述第一引脚的焊丝和附接到第二引脚的焊丝之间的电容耦合的电容；
确定所述电容是否在预定范围之内；以及
当确定所述电容在所述预定范围之外时，提供所述设备具有潜在缺陷的指示。
19.根据权利要求18所述的方法，其中：
所述设备为第一设备，并且
所述方法还包括测量多个第二设备的多个引脚中的第一引脚和第二引脚之间的基线电容；以及
根据所测量的基线电容确定所述预定范围。
20.根据权利要求18所述的方法，还包括：
测量附接到多对所述多个引脚的焊丝之间的多个电容；
根据所述多个测量的电容计算焊丝之间的平均电容；以及
基于所述平均电容来归一化提供附接到所述第一引脚的所述焊丝和附接到所述第二引脚的所述焊丝之间的电容耦合的所述电容。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11295831B2 (en) 2020-06-25 2022-04-05 Taiwan Semiconductor Manufacturing Company Limited Systems and methods to detect cell-internal defects
US11467207B2 (en) 2020-12-23 2022-10-11 Industrial Technology Research Institute Massive testing of micro integrated circuit
CN112924840B (zh) * 2021-02-26 2023-09-12 航天科工防御技术研究试验中心 发光二极管失效定位方法
CN113466740A (zh) * 2021-07-07 2021-10-01 深圳市美信咨询有限公司 故障定位方法和故障定位装置
US20230136914A1 (en) * 2021-10-29 2023-05-04 Keysight Technologies, Inc. Sensor device for detecting electrical defects based on resonance frequency

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177802B1 (en) * 1998-08-10 2001-01-23 Advanced Micro Devices, Inc. System and method for detecting defects in an interlayer dielectric of a semiconductor device using the hall-effect
US20030146763A1 (en) * 2002-02-05 2003-08-07 Sunter Stephen K. Circuit and method for determining the location of defect in a circuit
CN1566975A (zh) * 2003-06-23 2005-01-19 Oht株式会社 检查装置和检查方法
CN1769916A (zh) * 2004-11-02 2006-05-10 安捷伦科技有限公司 对不可达短路连接进行非接触测试和诊断的方法与装置
CN1828322A (zh) * 2005-03-01 2006-09-06 安捷伦科技有限公司 不使用感测板对固定和不可接触连接的非接触式测试方法
CN1900728A (zh) * 2005-07-23 2007-01-24 安捷伦科技有限公司 实现用于测试印刷电路板的可测性插头的方法和装置
CN102473659A (zh) * 2009-07-24 2012-05-23 惠普开发有限公司 有效管脚连接监测***和方法
CN102539990A (zh) * 2010-12-28 2012-07-04 鸿富锦精密工业（深圳）有限公司 电容短路侦测电路
JP2013225535A (ja) * 2012-04-19 2013-10-31 Yokogawa Electric Corp 半導体装置および半導体試験装置
US20150331013A1 (en) * 2013-06-07 2015-11-19 Infineon Technologies Ag Multi-Channel Probe Plate for Semiconductor Package Test Systems

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138266A (en) * 1989-10-20 1992-08-11 Digital Equipment Corporation Single-probe charge measurement testing method
US5559427A (en) * 1994-04-04 1996-09-24 Fluke Corporation Instrument and method for testing local area network cables
US5744967A (en) * 1995-08-24 1998-04-28 Sorensen; Brent A. Apparatus for detecting intermittent and continuous faults in multiple conductor wiring and terminations for electronic systems
US6794901B2 (en) * 2002-08-29 2004-09-21 International Business Machines Corporation Apparatus for reducing soft errors in dynamic circuits
US6933730B2 (en) * 2003-10-09 2005-08-23 Agilent Technologies, Inc. Methods and apparatus for testing continuity of electrical paths through connectors of circuit assemblies
US7057395B1 (en) * 2005-03-04 2006-06-06 Agilent Technologies, Inc. Method for diagnosing open defects on non-contacted nodes of an electronic device from measurements of capacitively coupled nodes
US9987072B2 (en) * 2008-03-17 2018-06-05 Covidien Lp System and method for detecting a fault in a capacitive return electrode for use in electrosurgery
CN102209903B (zh) * 2008-11-14 2015-01-07 泰拉丁公司 用于检测开路的电源和接地引脚的快速开路电路检测方法
US8604820B2 (en) 2009-02-18 2013-12-10 Teradyne, Inc. Test access component for automatic testing of circuit assemblies
US8207752B2 (en) * 2010-01-11 2012-06-26 Kannan Raj Fault-tolerant multi-chip module
US8601173B2 (en) * 2010-06-30 2013-12-03 Silicon Image, Inc. Detection of cable connections for electronic devices
US9778314B2 (en) 2014-08-25 2017-10-03 Teradyne, Inc. Capacitive opens testing of low profile components
TWI555991B (zh) 2015-02-11 2016-11-01 友達光電股份有限公司 積體電路及判斷積體電路之接腳連接狀況的方法
US10322522B2 (en) * 2015-03-12 2019-06-18 Robert Bosch Tool Corporation Electrical configuration for object detection system in a saw
WO2017113294A1 (en) 2015-12-31 2017-07-06 Texas Instruments Incorporated Multi-channel mcm with test circuitry for inter-die bond wire checking

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177802B1 (en) * 1998-08-10 2001-01-23 Advanced Micro Devices, Inc. System and method for detecting defects in an interlayer dielectric of a semiconductor device using the hall-effect
US20030146763A1 (en) * 2002-02-05 2003-08-07 Sunter Stephen K. Circuit and method for determining the location of defect in a circuit
CN1566975A (zh) * 2003-06-23 2005-01-19 Oht株式会社 检查装置和检查方法
CN1769916A (zh) * 2004-11-02 2006-05-10 安捷伦科技有限公司 对不可达短路连接进行非接触测试和诊断的方法与装置
CN1828322A (zh) * 2005-03-01 2006-09-06 安捷伦科技有限公司 不使用感测板对固定和不可接触连接的非接触式测试方法
CN1900728A (zh) * 2005-07-23 2007-01-24 安捷伦科技有限公司 实现用于测试印刷电路板的可测性插头的方法和装置
CN102473659A (zh) * 2009-07-24 2012-05-23 惠普开发有限公司 有效管脚连接监测***和方法
CN102539990A (zh) * 2010-12-28 2012-07-04 鸿富锦精密工业（深圳）有限公司 电容短路侦测电路
JP2013225535A (ja) * 2012-04-19 2013-10-31 Yokogawa Electric Corp 半導体装置および半導体試験装置
US20150331013A1 (en) * 2013-06-07 2015-11-19 Infineon Technologies Ag Multi-Channel Probe Plate for Semiconductor Package Test Systems

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