CN112687309B - 存储器器件及其复位方法 - Google Patents

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Abstract

本发明的实施例提供了一种存储器器件及其复位方法。存储器器件包括具有多个单元的单元阵列，多个单元中的每个可操作的存储位值。存储器器件还包括连接至单元阵列的复位电路。复位电路是可操作的以将存储在多个单元中的每个中的位值并行地复位为预定位值。

Description

存储器器件及其复位方法
技术领域
本发明的实施例涉及存储器器件及其复位方法。
背景技术
通用类型的集成电路存储器是静态随机存取存储器(SRAM)器件。典型的SRAM存储器器件具有存储器单元阵列。存储器单元使用连接在较高参考电位和较低参考电位(通常为地)之间的六个晶体管，使得两个存储节点中的一个可以被要存储的信息占据，互补信息存储在另一存储节点处。
通常对存储器阵列实施电源门控和电压保持技术以减少功耗。例如，电源门可以用于在深度睡眠模式下断开存储器***项目，并且在关闭模式下断开***项目和存储器阵列。通常，片上SRAM当其退出掉电模式或关闭模式时会保留存储在SRAM中的一些位值。由于内容可能被恶意程序读取，因此可能存在安全风险。此外，一些应用需要在所有位值都设置为零的情况下启动SRAM。例如，应用可能需要以清除SRAM并且设置各个位开始。
发明内容
本发明的实施例提供了一种存储器器件，包括：单元阵列，单元阵列包括多个单元，多个单元中的每个可操作的存储位值；以及复位电路，连接至单元阵列，其中，复位电路是可操作的以将存储在多个单元中的单元中的位值并行地复位为预定位值。
本发明的实施例还提供了一种存储器器件，包括：单元阵列，单元阵列包括多个单元，多个单元中的每个可操作的存储一个位值；电源控制电路，可操作的生成第一信号和第二信号，第一信号指示多个单元的上电持续时间的开始，第二信号指示多个单元的上电持续时间的完成；以及复位电路，可操作的将存储在多个单元中的每个中的位值在上电持续时间期间并行地复位为预定位值。
本发明的实施例还提供了一种复位存储器器件的方法，方法包括：生成作为第一信号和第二信号的逻辑或的复位信号，第一信号指示存储器器件的多个单元的上电持续时间的开始，第二信号指示存储器器件的多个单元的上电持续时间的完成；以及通过复位信号来触发将存储在存储器器件的单元阵列的多个单元中的每个中的位值在上电持续时间期间并行地复位为预定位值。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本公开的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是示出根据一些实施例的示例存储器器件的框图。
图2是示出根据一些实施例的示例单元阵列的图。
图3A是示出根据一些实施例的具有复位电路的存储器器件的图。
图3B是示出根据一些实施例的具有另一复位电路的存储器器件的图。
图3C是示出根据一些实施例的具有多个子块的存储器器件的图。
图4示出了根据一些实施例的复位电路的时序图。
图5是示出根据一些实施例的用于复位存储器器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制本公开。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用诸如“在...之下”、“在...下面”、“下部”、“在...之上”、“上部”等的空间相对术语来描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的取向之外，空间相对术语旨在包含在使用或操作中的器件的不同取向。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在本文中使用的空间相对描述符同样可以作出相应地解释。
图1公开了根据一些实施例的示例存储器器件100的框图。存储器器件100可以是随机存取存储器，例如静态随机存取存储器(SRAM)器件。如图1所示，存储器器件100包括至少一个单元阵列110；以及多个***电路，诸如解码器电路120、局部输入/输出(IO)电路130、局部控制电路140、全局IO电路150、全局控制电路160、电源控制电路170和复位电路180。存储器器件100还可以包括图1中未示出的其他组件。在示例实施例中，存储器器件100可以是集成电路(IC)芯片的部分。
单元阵列110包括以m行和n列的矩阵形式布置的多个存储器单元(也称为多个位单元)。单元阵列110的多个单元中的每个单元是可操作的以存储一位信息(即0或1)。通过多个字线和多个位线对来存取单元阵列110的多个单元。参考图2更详细地讨论了单元阵列110。尽管为了便于讨论，存储器器件100被示出为仅包括一个单元阵列110，但是存储器器件100可以包括多个单元阵列110。
***器件包括提供与单元阵列110相关联的存储器器件100的各种功能的电路。例如，存储器器件100的解码器电路120是可操作的，以对一个或多个地址线进行解码从而选择单元阵列110的字线(WL)并将所选字线充电至逻辑高。逻辑高大约等于第一预定电位。在示例实施例中，解码器电路120包括多个逻辑运算器，以对地址线上的电位进行解码从而标识要被激活的字线。地址线被充电至逻辑高(即，大约等于第一预定电位)或逻辑低(即，大约等于第二预定电位)。在示例实施例中，第二预定电位大约等于地电位或零伏。在一些实施例中，解码器电路120的输出线的数量等于单元阵列110的行的数量，每个输出与行的字线相关联。
存储器器件100的局部IO电路130是可操作的，以从单元阵列110读取数据和向单元阵列110写入数据。例如，局部IO电路130是可操作的，以感测多个位线对处的电位并且比较每个对的电位。在示例实施例中，当位线对的第一位线的电位大于第二位线的电位时，局部IO电路130将输出读取为位值1。当位线对的第一位线的电位小于第二位线的电位时，局部IO电路130将输出读取为位值0。
存储器器件100的局部控制电路140是可操作的以控制局部IO电路130。例如，局部控制电路140是可操作的，以将局部IO电路130配置为处于读取模式从而从单元阵列110读取信息，或者将局部IO电路130配置为处于写入模式从而将信息写入到单元阵列110中。此外，局部控制电路140是可操作的以使得局部IO电路130能够处于保持模式，在保持模式中没有数据被从单元阵列110读取或没有数据被写入单元阵列110中。
存储器器件100的全局IO电路150是可操作的以组合来自局部IO电路130的输入/输出。例如，存储器器件100可以包括多个单元阵列110，每个单元阵列110具有各自的局部IO电路130。全局IO电路150是可操作的，以将来自多个局部IO电路130的信息组合到存储器器件100的全局IO中。例如，局部IO电路130是可操作的以将来自单元阵列110的输出存储在移位寄存器中，全局IO电路150是可操作的以从移位寄存器读取数据，并且提供该数据作为存储器器件100的输出。
存储器器件100的全局控制电路160是可操作的以控制全局IO电路150。例如，全局控制电路160是可操作的以配置全局IO电路150从而选择一个或多个局部IO电路130来从其中读取数据或将数据写入其中。在另一实例中，全局控制电路160是可操作的以配置全局IO电路150从一个或多个局部IO电路130读取数据的读取序列，或者配置全局IO电路150向一个或多个局部IO电路130中写入数据的写入序列。
电源控制电路170是可操作的以控制和管理存储器器件100的一个或多个组件的电源。例如，在一些实施例中，电源控制电路170是可操作的以将存储器器件100的一个或多个组件选择性地连接至电压端子。电源控制电路170包括多个逻辑门或电源门。多个电源门中的每个是可操作的以使存储器器件100的相关联组件上电或掉电。例如，电源控制电路170是可操作的以生成关闭(SD)信号从而关闭存储器器件100的所有组件。此外，电源控制电路170是可操作的以生成深度睡眠低电源(DSLP)信号来关闭一个或多个***电路从而降低存储器器件100的功耗。此外，电源控制电路170是可操作的以生成就绪(RDY)信号从而指示存储器器件100的降低(lowering up)。
复位电路180是可操作的以将单元阵列110的多个单元中的每个中存储的值复位为预定值。例如，复位电路180是可操作的以将单元阵列110的多个单元中的每个中存储的值复位为位值0或位值1。参考本公开的图3A至图3C更详细地讨论了复位电路180。
图2示出了根据一些实施例的示例单元阵列110。如图2所示，单元阵列110包括多个被表示为202a1、202a2、...、202mn的单元。单元阵列110的每个单元是可操作的以存储一位(即0或1)信息。一个示例单元包括一对交叉耦合的反相器(也称为Q和Q-bar，其中Q-bar与Q互补)以存储一位信息。交叉耦合的反相器连接至存取晶体管对对，存取晶体管对准许对存储在交叉耦合的反相器中的信息进行存取。在示例实施例中，单元阵列110的单元可以使用四个晶体管、六个晶体管或八个晶体管来形成。此外，单元阵列110的存储器单元可以是单端口单元或多端口(诸如，两个端口和三个端口)单元。
继续图2，单元阵列110的多个存储器单元以多行(即，m行)和多列(即，n列)的矩阵的方式布置。单元阵列110的m行中的每行包括第一多个单元，并且单元阵列110的n列中的每列包括第二多个单元。单元阵列110的行数和列数可以取决于单元阵列110的大小。例如，对于32千位的大小，单元阵列110可以包括256行和128列。
例如，如图2所示，单元阵列110的第一行包括被表示为202a1，202a2、...、202an的第一多个单元。并且每行可以继续到单元阵列110的第m行，单元阵列110的第m行包括被表示为202m1、202m2、...和202mn的第一多个单元。类似地，单元阵列110的第一列包括被表示为202a1、…、202m1的第二多个单元。而且，单元阵列的第二列包括被表示为202a2、...、202m2的第二多个单元。并且每列可以继续到第n列，第n列包括被表示为202an、…和202mn的第二多个单元。
第一行的第一多个单元中的每个连接至表示为WL1的第一字线。每行可以继续到第m行，在第m行中第一多个单元中的每个连接至表示为WLm的字线。字线WL1、…、WLm控制对各个单元的存取。例如，WL1控制对单元202a1、202a2、…和202an的存取。即，为了向单元202a1、202a2、...和202an读取或写入数据，将WL1充电到逻辑1。为了将数据保存在单元202a1、202a2，....和202an中，将WL1充电到逻辑0。
继续图2，单元阵列110的每列中的第二多个单元连接至位线对。例如，被表示为2a1、…、2m1的第一列的第二多个单元连接至第一位线对(即，第一位线BL0和第二位线BLB0)。类似地，被表示为2a2、...、2m2的第二列的第二多个单元连接至第二位线对(即，第一位线BL1和第二位线BLB1)。并且每列可以继续到第n列，在第n列中表示为202an，…和202mn的第二多个单元连接至第n位线对(即，第一位线BLn和第二位线BLBn)。在示例实施例中，位线对中的第二位线BLB0、BLB1、…、BLBn中的每个与第一位线BL0、BL1、…、BLn中的相应一个互补。位线对用于读取数据或将数据写入单元。
字线WL1、…、WLm连接至相关联单元的存取晶体管对的栅极。因此，当字线被激活并且被充电到逻辑1(即，被充电到第一预定电位)时，各个单元连接至位线对中的一个位线。然后通过比较位线对的位线之间的电位差来存取相关联单元。
在一些实施例中，在存储器阵列中实施电源门控和电压保持技术以减少功耗。例如，电源门可以用于在深度睡眠模式下断开存储器***项目，并且在关闭模式下断开***项目和存储器阵列。SRAM当其退出掉电模式或关闭模式时可能会保留一些存储的位值。由于内容可能被恶意程序读取，因此可能存在安全风险。此外，某些应用需要在所有位值都设置为值零的情况下启动SRAM。例如，应用可能需要从清除SRAM并设置各个位开始。SRAM通常不提供在关闭时将内容复位为零的手段。一种复位内容的方式是每个周期在SRAM的每个相应地址处写入零。因此，例如，清除具有1024个地址的SRAM可能需要1024个周期。如果存在多个SRAM块，则可能需要清除每个块。因此，可能会花费太长时间(即，太多周期)以清除所有SRAM块。根据本公开的各方面，包括复位电路以有效并且快速地清除SRAM块。
图3A是示出根据一些实施例的具有复位电路(例如，复位电路180)的存储器器件100的部分框图和部分电路图。在一些实例中，复位电路180可以包括复位信号生成器电路302、多个偏置电路304(例如，第一偏置电路304a、第二偏置电路304b、…、第n偏置电路304n)以及多个恢复电路(即，第一恢复电路308a、…、第m恢复电路308m)。复位电路180的其他配置和组件在本公开的范围内。例如，如图3A中所示，存储器器件100包括复位信号生成器电路302和多个偏置电路304，即，第一偏置电路304A、第二偏置电路304b、…、以及第n偏置电路304n。多个偏置电路304中的每个与存储器器件100的列相关联。例如，第一偏置电路304a与第一列相关联，第二偏置电路304b与第二列相关联，继续到与第n列相关联的第n偏置电路304n。
在示例实施例中，复位信号生成器电路302是可操作的以生成复位信号，也称为清除所有(表示为CLRall)信号。如图3A所示，复位信号生成器电路302实施SD信号和RDY信号的逻辑或。例如，复位信号生成器电路302包括OR(或)逻辑门306。SD信号提供给OR逻辑门306的第一输入，并且RDY信号提供给OR逻辑门306的第二输入。在OR逻辑门306的输出处接收CLRall信号。因此，当SD信号和RDY信号处于逻辑低时，CLRall信号也处于逻辑低。如果SD信号和RDY信号中的一个处于逻辑高，则CLRall信号也处于逻辑高。
多个偏置电路304中的每个是可操作的以将相关联的列的位线对设置至期望的信号电平。例如，多个偏置电路304是可操作的以将相关联的位线对的第一位线BL0、BL1、…、BLn设置至逻辑低并且将相关联的位线对的第二位线BLB0、BLB1、…、BLBn设置至逻辑高。
在示例实施例中，多个偏置电路304中的每个可以包括多个晶体管和反相器。例如，第一偏置电路304a包括第一晶体管312a1、第二晶体管312a2和反相器312a3。类似地，第二偏置电路304b包括第一晶体管312b1、第二晶体管312b2和反相器312b3，继续到包括第一晶体管312n1、第二晶体管312n2和反相器312n3的第n偏置电路304n。多个偏置电路304的第一晶体管312a1、312b1、…、312n1也称为下拉晶体管并且可以包括NMOS晶体管。然而，其他类型的晶体管在本公开的范围内。多个偏置电路304的第二晶体管312a2、312b2、…、312n2也被称为上拉晶体管并且可以包括PMOS晶体管。然而，其他类型的晶体管在本公开的范围内。多个偏置电路304的反相器312a3、312b3、…、312n3可以包括NOT(非)逻辑门。然而，其他类型的逻辑门在本公开的范围内。
多个偏置电路304的第一晶体管312a1、312b1、…、312n1中的每个的源极/漏极连接至相应列的第一位线BL0、BL1、…、BLn中的一个。此外，多个偏置电路304的第一晶体管312a1、312b1、…、312n1中的每个的漏极/源极被连接至第二电位(即，接地)。多个偏置电路304的第一晶体管312a1、312b1、…、312n1中的每个的栅极连接至多个偏置电路304的反相器312a3、312b3、…、312n3中的相应一个的输出。
多个偏置电路304的第二晶体管312a2、312b2、…、312n2中的每个的源极/漏极连接至相应列的第二位线BLB0、BLB1、…、BLBn中的一个。此外，多个偏置电路304的第二晶体管312a2、312b2、…、312n2中的每个的漏极/源极连接至第一电位(即，VCC)。多个偏置电路304的第二晶体管312a2、312b2、…、312n2中的每个的栅极连接至复位信号生成器电路302的输出。此外，复位信号生成器电路302的输出连接至第一晶体管312a2、312b2、…、312n2中的每个的栅极，并且被连接至反相器312a3、312b3、…、312n3中的每个的输入。
第二晶体管312a2、312b2、…、312n2是可操作的以响应于CLRall信号处于逻辑低而将单元阵列110的多列中的每个的第二位线充电到逻辑高。反相器312a3、312b3、…、312n3是可操作的以将CLRall信号反相，并且将反相的CLRall信号提供至第一晶体管312a1、312b1、…、312n1中的相应一个。当CLRall信号处于逻辑低时，反相的CLRall信号使得单元阵列110的多列中的每个的第一位线充电至逻辑低。
此外，复位信号生成器电路302的输出经由多个恢复电路连接至单元阵列110的字线WL1、…、WLm中的每个。例如，复位信号生成器电路302的输出经由第一恢复电路308a与第一字线WL1连接，继续到经由第m恢复电路308m连接的与复位信号生成器电路302的输出连接的第m字线WLm。
多个恢复电路308a、…、308m中的每个是可操作的以将单元阵列110的字线WL1、…、WLm中的相应一个当经由CLRall信号触发时充电到逻辑高。多个恢复电路308a、…、308m中的每个包括第一逻辑门和第二逻辑门。例如，第一恢复电路308a包括第一逻辑门(即，NOT逻辑门314a)和第二逻辑门(即，NAND(与非)逻辑门310a)，继续到包括第一逻辑门(即，NOT逻辑门314m)和第二逻辑门(即，NAND逻辑门310m)的第m恢复电路308m。NOT逻辑门314a、…、314m中的每个的输入连接至解码器电路120的相应输出。NOT逻辑门314a、…、314m中的每个的输出连接至NAND逻辑门310a、…、310m中的相应一个的第一输入。复位信号生成器电路302的输出连接至NAND逻辑门310a、…、310m中的每个的第二输入。NAND逻辑门310a、…、310m中的每个的输出连接至字线WL1、…、WLm中的相应一个。
复位信号生成器电路302的输出连接至多个偏置电路304的第二晶体管312a2、312b2、...、312n2中的每个的栅极。此外，复位信号生成器电路302的输出连接至多个偏置电路304的反相器312a3、312b3、…、312n3中的每个的输入。每个反相器312a3、312b3、…、312n3是可操作的以将CLRall信号反相。反相器312a3、312b3、...、312n3中的每个的输出连接至第二晶体管312a2、312b2、...、312n2中的相应一个的栅极。此外，将反相的CLRall信号提供给多个偏置电路304的第二晶体管312a2、312b2、...、312n2。
在操作中，当解码器120信号和CLRall信号在字线WL1、…、WLm中的相应一个处处于逻辑低时，多个恢复电路308a、…、308m中的每个是可操作的以将字线WL1、...、WLm中的相应一个充电到逻辑高。例如，当解码器120的输出处于逻辑低并且CLRall信号也处于逻辑低时，多个恢复电路308a、...、308m中的每个的输出处于逻辑高，从而将字线WL1、…、WLm中的每个充电到逻辑高。此外，当CLRall信号处于逻辑低时，多个偏置电路304中的每个是可操作的以将第一位线BL0、BL1、…、BLn充电到逻辑低，并且将第二位线BLB0、BLB1、…、BLBn充电到逻辑高。因此，通过将字线WL1、…、WLm中的每个充电到逻辑高，通过将第一位线BL0、BL1、…、BLn充电到逻辑低并且将第二位线BLB0、BLB1、…、BLBn充电到逻辑高，强制将位值0以并行方式写入单元阵列110的多个单元中的每个中。即，对于“复位”操作，多个单元中的每个的交叉耦合的反相器的第一节点(即，Q节点)设置为处于位值0，并且多个单元中的每个的交叉耦合的反相器的互补的第二节点(即，节点)设置为处于位值1。
在示例实施例中，可以通过在多个单元中的每个中写入位值1来复位存储器器件100的单元阵列110。这种复位也称为设置操作，因为多个单元中的每个都被写入或“设置”有位值1。在示例实施例中，可以通过将第一位线BL0、BL1、...、BLn充电至逻辑高并且将第二位线BLB0、BLB1、...、BLBn充电至逻辑低来在多个单元中的每个中写入位值1。例如，对于“设置”操作，多个单元中的每个的交叉耦合的反相器的第一节点(即，Q节点)设置为处于位值1，并且多个单元中的每个的交叉耦合的反相器的互补的第二节点(即，节点)设置为处于位值0。
图3B示出了具有另一复位电路的存储器器件100，另一复位电路是可操作的以通过在多个单元中的每个中写入位值1来复位单元阵列110。图3B的存储器器件100的复位电路180包括复位信号生成器电路302和多个偏置电路320，即第一偏置电路320a、第二偏置电路320b、以及第n偏置电路320n。多个偏置电路320中的每个与存储器器件100的列相关联。例如，第一偏置电路320a与第一列相关联，第二偏置电路320b与第二列相关联，继续到与第n列相关联的第n偏置电路320n。多个偏置电路320是可操作的以将相关联位线对的第一位线BL0、BL1、...、BLn设置为逻辑高，并且将相关联位线对的第二位线BLB0、BLB1、...、BLBn设置为逻辑低。
在示例实施例中，多个偏置电路320中的每个可以包括多个晶体管和反相器。例如，第一偏置电路320a包括第一晶体管322al、第二晶体管322a2和反相器322a3。类似地，第二偏置电路320b包括第一晶体管322b1、第二晶体管322b2和反相器322b3，继续到包括第一晶体管322n1、第二晶体管322n2和反相器322n3的第n偏置电路320n。多个偏置电路320的第一晶体管322a1、322b1、…、322n1也被称为上拉晶体管，并且可以包括PMOS晶体管。然而，其他类型的晶体管也在本公开的范围内。多个偏置电路320的第二晶体管322a2、322b2、…、322n2也被称为下拉晶体管，并且可以包括NMOS晶体管。然而，其他类型的晶体管也在本公开的范围内。多个偏置电路320的反相器322a3、322b3、…、322n3可以包括NOT逻辑门。然而，其他类型的逻辑门在本公开的范围内。
多个偏置电路320的第一晶体管322a1、322b1、…、322n1中的每个的源极/漏极连接至相应列的第一位线BL0、BL1、...、BLn中的一个。此外，多个偏置电路320的第一晶体管322a1、322b1、…、322n1中的每个的漏极/源极连接至第一电位(即，VDD)。多个偏置电路320的第一晶体管322a1、322b1、…、322n1中的每个的栅极连接至多个偏置电路320的反相器322a3、322b3、…、322n3中的相应一个的输入。此外，多个偏置电路320的第一晶体管322a1、322b1、…、322n1中的每个的栅极连接至复位信号生成器电路302的输出。此外，复位信号生成器电路302的输出连接至反相器322a3、322b3、...、322n3中的每个的输入。
多个偏置电路320的第二晶体管322a2、322b2、…、322n2中的每个的源极/漏极连接至相应列的第二位线BLB0、BLB1、…、BLBn中的一个。此外，多个偏置电路320的第二晶体管322a2、322b2、…、322n2中的每个的漏极/源极连接至第二电位(即，接地)。第二晶体管322a2、322b2、…、322n2中的每个的栅极连接至反相器322a3、322b3、…、322n3中的每个的输出。
第一晶体管322a1、322bl、…、322n1是可操作的以响应于复位信号(也称为用于设置操作的SETall信号)处于逻辑低而将单元阵列110的多列中的每个的第一位线充电至逻辑高。反相器322a3、322b3、…、322n3是可操作的以将SETall信号反相并且将反相的SETall信号提供给第二晶体管322a2、322b2、…、322n2中的相应一个的栅极。当SETall信号处于逻辑低时，反相的SETall信号使单元阵列110的多列中的每个的第二位线充电至逻辑高。
在操作中，当SD信号和RDY信号处于逻辑低时，复位信号生成器电路302是可操作的以生成处于逻辑低的SETall信号。当解码器120信号和SETall信号对于字线WL1、…、WLm中的一个处于逻辑低时，多个恢复电路308a、…、308m中的每个是可操作的以将字线WL1、…、WLm中的相应一个充电至逻辑高。此外，当SETall信号处于逻辑低时，多个偏置电路320中的每个是可操作的以将第一位线BL0、BL1、...、BLn充电至逻辑高，并且将第二位线BLB0、BLB1、…、BLBn充电到逻辑低。通过将字线WL1、…、WLm中的每个充电至逻辑高，通过将第一位线BL0、BL1、…、BLn充电至逻辑高并且将第二位线BLB0、BLB1、…、BLBn充电至逻辑低，强制将位值1以并行方式写入单元阵列110的多个单元中的每个中。即，对于“设置”操作，多个单元中的每个的交叉耦合的反相器的第一节点(即，Q节点)设置为处于位值1，并且多个单元中的每个的交叉耦合的反相器的互补的第二节点(即，节点)设置为处于位值0。
在图3B中，单元阵列110的每个存储器单元可以通过在多个单元中的每个中写入位值0来复位，从而被写入或“复位”为逻辑低值。在示例实施例中，可以通过将第一位线BL0、BL1、...、BLn充电至逻辑低并且将第二位线BBL0、BLB1、...、BLBn充电至逻辑高来在多个单元中的每个中写入位值1。即，对于“复位”操作，多个单元中的每个的交叉耦合的反相器的第一节点(即，Q节点)设置为处于位值0，并且多个单元中的每个的交叉耦合的反相器的互补的第二节点(即，节点)设置为处于位值1。
在示例实施例中，当单元阵列110中的多个单元的数量大于预定数量时，将多个单元划分成子块以进行复位。例如，当单元阵列110中的多个单元的数量大于64k时，则将多个单元划分成一个以上的子块，每个子块具有小于或等于64k个单元。此外，当列数大于预定数量时，则将多个单元划分为多个子块，每个子块包含小于或等于预定数量的列。类似地，当行数大于预定数量时，则将多个单元划分为多个子块，每个子块包含小于或等于预定数量的行。
图3C示出了根据一些实施例的具有多个子块的示例存储器器件。如图3C所示，存储器器件100包括多个子块(350a、...、350n)。多个子块中的每个可以包括多达预定数量的单元、列或行。子块中的多个单元使用相应的(即专用的)复位电路(表示为180a、...、180n)来复位。例如，使用第一复位电路180a来复位第一子块350a的多个单元，继续到使用第n复位电路180n来复位的第n子块350n的多个单元。在示例实施例中，提供有限状态机360以协调多个子块350a、...、350n的复位。例如，有限状态机360可以确定第一子块350a的多个单元已经被复位，并触发下一子块的复位，继续到第n子块350n。在其他实例中，有限状态机360实施为计数器，在计数达到存储器器件100的单元阵列110的子块总数的子块的复位之后，该计数器递增值1。
图4示出了根据一些实施例的用于存储器器件100的时序图400。例如，图4示出了SD信号(被表示为404)、RDY信号(被表示为406)和CLRall信号(被表示为408)的时序图。如时序图400所示，在关闭持续时间(被表示为410)期间，SD信号处于逻辑高。在关闭持续时间期间没有电源供应给存储器器件100。此外，在关闭持续时间期间，RDY信号处于逻辑低，指示存储器器件100未准备好进行存取。
关闭持续时间的结束以DSLP信号从逻辑高变为逻辑低开始。DSLP信号从逻辑高变为逻辑低触发了存储器器件100的***组件的上电。例如，DSLP信号变为逻辑低触发了解码器电路120、局部输入/输出(IO)电路130、局部控制电路140、全局IO电路150、全局控制电路160、电源控制电路170和复位电路180的上电。
在从DSLP信号变为逻辑低的第一预定持续时间之后，SD信号也从逻辑高变为逻辑低。SD信号从逻辑高变为逻辑低也标志着上电持续时间(被表示为412)的开始。将DSLP信号与SD信号的改变之间的第一预定持续时间确定为足以对存储器器件100的***组件进行上电的时间。将SD信号变为逻辑低触发了存储器器件100的单元阵列110的上电。
此外，如图4所示，在上电过程结束时(或关闭过程结束时)，SD信号变为逻辑低，这导致CLRall信号从逻辑高变为逻辑低。CLRall信号变为逻辑低触发了利用预定的位值来复位单元阵列110的多个单元。在上电持续时间期间，CLRall信号保持处于逻辑低。上电持续时间被确定为足以将单元阵列110的多个单元中的每个复位为预定位值的时间。在上电持续时间结束时，RDY信号从逻辑低变为逻辑高，指示存储器器件100准备好进行存取。RDY信号的改变导致CLRall信号变为逻辑高，从而断开第一晶体管412a1、412b1、...、412n1和第二晶体管412a2、412b2、...、412n2。
图5是根据一些实施例的用于复位存储器器件的方法500的流程图。方法500的步骤可以被存储为可以由处理器执行以实现方法500的指令。在方法500的框510处，生成作为第一信号(即，SD信号)和第二信号(即，RDY信号)的逻辑或的复位信号，其中第一信号指示存储器器件100的多个单元的上电持续时间的开始，第二信号指示存储器器件100的多个单元的上电持续时间的完成。存储器器件100的多个单元以多行和多列的矩阵的方式进行布置，其中，多列中的每个包括第一多个单元，第一多个单元中的每个连接至第一位线和第二位线，并且其中多行中的每个包括第二多个单元，一行的第二多个单元中的每个连接至多个字线之一。
在方法500的框520处，多个第一晶体管(被表示为312a1、312b1、...、312n1)被触发以将多列中的相应一列的第一位线充电到第一预定电位，多个第一晶体管(被表示为312a1、312b1、...、312n1)中的每个连接至多列中的相应一列的第一位线。在方法500的框530处，多个第二晶体管(被表示为312a2、312b2、...、312n2)被触发以将多列中的相应一列的第二位线充电到第二预定电位，其中多个第二晶体管(被表示为312a2、312b2、...、312n2)中的每个连接至多列中的相应一列的第二位线。在方法500的框540处，多个恢复电路(被表示为308a、...、308m)被触发以将多个字线(被表示为WL1、...、WLm)充电至第三预定电位，其中多个恢复电路(被表示为308a、...、308m)中的每个连接至多个字线(被表示为WL1、...、WLm)中的一个。
根据示例实施例，一种存储器器件包括：单元阵列，该单元阵列包括多个单元，多个单元中的每个可操作的存储位值；以及复位电路，连接至单元阵列，其中该复位电路是可操作的以将存储在多个单元中的每个中的位值并行地复位为预定位值。
在上述存储器器件中，多个单元以多行和多列的矩阵的方式布置，其中，多列中的每列包括第一多个单元，第一多个单元中的每个连接至第一位线和第二位线，并且其中，多行中的每行包括第二多个单元，行的第二多个单元中的每个连接至字线。
在上述存储器器件中，复位电路是可操作的以将多个单元中的每个复位为预定位值包括：复位电路是可操作的以将多列中的每列的第一位线充电至第一预定电位，将多列中的每列的第二位线充电至第二预定电位，并且将多行中的每行的字线充电至第三预定电位。
在上述存储器器件中，复位电路包括可操作的生成复位信号的复位信号生成器电路，并且其中，复位信号是可操作的以触发将存储在多个单元中的每个中的位值并行地复位为预定位值。
在上述存储器器件中，复位电路还包括多个偏置电路和多个恢复电路，其中，复位信号是可操作的以触发将存储在多个单元中的每个中的位值并行地复位为预定位值包括复位信号是可操作的以：触发多个偏置电路中的每个，以将多列中的相应一列的第一位线充电至第一预定电位，并且将多列中的相应一列的第二位线充电至第二预定电位，以及触发多个恢复电路以将多行中的每行的字线充电至第三预定电位。
在上述存储器器件中，多个偏置电路中的每个包括第一晶体管和第二晶体管，第一晶体管可操作的将多列中的相应一列的第一位线充电至第一预定电位并且第二晶体管可操作的将多列中的相应一列的第二位线充电至第二预定电位。
在上述存储器器件中，多个恢复电路中的每个包括反相器和与非逻辑门，其中，与非逻辑门的输入连接至解码器电路的相应输出，并且反相器的输出连接至与非逻辑门的第一输入，并且其中，复位信号提供给第二输入，并且其中，与非逻辑门的输出连接至字线。
在上述存储器器件中，复位信号生成器电路是可操作的以生成复位信号包括：复位信号生成器电路是可操作的以确定第一信号和第二信号的逻辑或，第一信号指示多个单元的上电持续时间的开始并且第二信号指示多个单元的上电持续时间的完成。
在上述存储器器件中，复位信号生成器电路包括或逻辑门。
在示例实施例中，一种存储器器件包括：单元阵列，该单元阵列包括多个单元，多个单元中的每个可操作的存储一个位值；电源控制电路，可操作的生成第一信号和第二信号，该第一信号指示多个单元的上电持续时间的开始，该第二信号指示多个单元的上电持续时间的完成；以及复位电路，可操作的将存储在多个单元中的每个中的位值在上电持续时间期间并行地复位为预定位值。
在上述存储器器件中，复位电路可操作的生成第三信号，第三信号是可操作的以触发将存储在多个单元中的每个中的位值在上电持续时间期间复位到预定位值。
在上述存储器器件中，复位电路可操作的生成第三信号包括：复位电路是可操作的以生成第三信号作为第一信号和第二信号的逻辑或。
在上述存储器器件中，复位电路可操作的将存储在多个单元中的每个中的位值在上电持续时间期间复位为预定位值包括：复位电路是可操作的以：确定多个单元的数量大于预定数量；以及将多个单元划分成第一子块和第二子块。
在上述存储器器件中，复位电路是操作的以：并行地复位第一子块中的第一多个单元；以及并行地复位第二子块中的第二多个单元。
在上述存储器器件中，复位电路还包括有限状态机，有限状态机可操作的指示第一子块中的第一多个单元的复位状态以及第二子块中的第二多个单元的复位状态。
在上述存储器器件中，复位电路可操作的将存储在多个单元中的每个中的位值在上电持续时间期间复位为预定位值包括：复位电路可操作的将存储在多个单元中的每个中的位值在上电持续时间期间复位为位值零。
在上述存储器器件中，电源控制电路是可操作的以在第一信号之前生成第四信号，其中，第四信号是可操作的以对存储器器件的多个***组件上电。
根据示例实施例，一种复位存储器器件的方法包括：生成作为第一信号和第二信号的逻辑或的复位信号，该第一信号指示存储器器件的多个单元的上电持续时间的开始，该第二信号指示存储器器件的多个单元的上电持续时间的完成；以及通过复位信号来触发将存储在存储器器件的单元阵列的多个单元中的每个中的位值在上电持续时间期间并行地复位为预定位值。
在上述方法中，通过复位信号来触发将存储在存储器器件的单元阵列的多个单元中的每个中的位值在上电持续时间期间并行地复位为预定位值包括：通过复位信号来触发将存储在存储器器件的单元阵列的多个单元中的每个中的位值在上电持续时间期间并行地复位为预定位值，其中，多个单元以多行和多列的矩阵的方式布置，其中，多列中的每列包括第一多个单元，第一多个单元中的每个连接至第一位线和第二位线，并且其中，多行中的每行包括第二多个单元，行的第二多个单元中的每个连接至多个字线中的一个。
在上述方法中，通过复位信号来触发将存储在存储器器件的单元阵列的多个单元中的每个中的位值在上电持续时间期间并行地复位为预定位值包括：触发多个第一晶体管以将多列中的相应一列的第一位线充电至第一预定电位，多个第一晶体管中的每个连接至多列中的相应一列的第一位线；触发多个第二晶体管以将多列中的相应一列的第二位线充电至第二预定电位，其中，多个第二晶体管中的每个连接至多列中的相应一列的第二位线；以及触发多个恢复电路以将多个字线充电至第三预定电位，其中，多个恢复电路中的每个连接至多个字线中的一个。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种存储器器件，包括：
单元阵列，所述单元阵列包括多个单元，所述多个单元中的每个可操作地存储位值；以及
复位电路，连接至所述单元阵列，其中，所述复位电路是可操作的以将存储在所述多个单元中的单元中的所述位值并行地复位为预定位值，所述复位电路包括可操作地生成复位信号的复位信号生成器电路，并且其中，所述复位信号是可操作的以触发将存储在所述多个单元中的每个中的所述位值并行地复位为所述预定位值。
2.根据权利要求1所述的存储器器件，其中，所述多个单元以多行和多列的矩阵的方式布置，其中，所述多列中的每列包括第一多个单元，所述第一多个单元中的每个连接至第一位线和第二位线，并且其中，所述多行中的每行包括第二多个单元，行的所述第二多个单元中的每个连接至字线。
3.根据权利要求2所述的存储器器件，其中，所述复位电路是可操作的以将所述多个单元中的每个复位为所述预定位值包括：所述复位电路是可操作的以将所述多列中的每列的第一位线充电至第一预定电位，将所述多列中的每列的第二位线充电至第二预定电位，并且将所述多行中的每行的所述字线充电至第三预定电位。
4.根据权利要求1所述的存储器器件，其中，所述存储器器件是静态随机存取存储器器件。
5.根据权利要求2所述的存储器器件，其中，所述复位电路还包括多个偏置电路和多个恢复电路，其中，所述复位信号是可操作的以触发将存储在所述多个单元中的每个中的所述位值并行地复位为所述预定位值包括所述复位信号是可操作的以：
触发所述多个偏置电路中的每个，以将所述多列中的相应一列的第一位线充电至第一预定电位，并且将所述多列中的相应一列的第二位线充电至第二预定电位，以及
触发所述多个恢复电路以将所述多行中的每行的字线充电至第三预定电位。
6.根据权利要求5所述的存储器器件，其中，所述多个偏置电路中的每个包括第一晶体管和第二晶体管，所述第一晶体管可操作的将所述多列中的相应一列的第一位线充电至所述第一预定电位并且所述第二晶体管可操作地将所述多列中的相应一列的第二位线充电至所述第二预定电位。
7.根据权利要求5所述的存储器器件，其中，所述多个恢复电路中的每个包括反相器和与非逻辑门，其中，与非逻辑门的输入连接至解码器电路的相应输出，并且所述反相器的输出连接至所述与非逻辑门的第一输入，并且其中，所述复位信号提供给第二输入，并且其中，所述与非逻辑门的输出连接至所述字线。
8.根据权利要求1所述的存储器器件，其中，所述复位信号生成器电路是可操作的以生成所述复位信号包括：所述复位信号生成器电路是可操作的以确定第一信号和第二信号的逻辑或，所述第一信号指示所述多个单元的上电持续时间的开始并且所述第二信号指示所述多个单元的上电持续时间的完成。
9.根据权利要求8所述的存储器器件，其中，所述复位信号生成器电路包括或逻辑门。
10.一种存储器器件，包括：
单元阵列，所述单元阵列包括多个单元，所述多个单元中的每个可操作地存储一个位值；
电源控制电路，可操作地生成第一信号和第二信号，所述第一信号指示所述多个单元的上电持续时间的开始，所述第二信号指示所述多个单元的上电持续时间的完成；以及
复位电路，可操作地将存储在所述多个单元中的每个中的位值在所述上电持续时间期间并行地复位为预定位值。
11.根据权利要求10所述的存储器器件，其中，所述复位电路可操作地生成第三信号，所述第三信号是可操作的以触发将存储在所述多个单元中的每个中的所述位值在所述上电持续时间期间复位到所述预定位值。
12.根据权利要求11所述的存储器器件，其中，所述复位电路可操作地生成所述第三信号包括：所述复位电路是可操作的以生成所述第三信号作为所述第一信号和所述第二信号的逻辑或。
13.根据权利要求10所述的存储器器件，其中，所述复位电路可操作的将存储在所述多个单元中的每个中的位值在所述上电持续时间期间复位为所述预定位值包括：所述复位电路是可操作的以：
确定所述多个单元的数量大于预定数量；以及
将所述多个单元划分成第一子块和第二子块。
14.根据权利要求13所述的存储器器件，其中，所述复位电路是可操作的以：
并行地复位所述第一子块中的第一多个单元；以及
并行地复位所述第二子块中的第二多个单元。
15.根据权利要求13所述的存储器器件，其中，所述复位电路还包括有限状态机，所述有限状态机可操作地指示所述第一子块中的第一多个单元的复位状态以及所述第二子块中的第二多个单元的复位状态。
16.根据权利要求10所述的存储器器件，其中，所述复位电路可操作地将存储在所述多个单元中的每个中的位值在所述上电持续时间期间复位为所述预定位值包括：所述复位电路可操作地将存储在所述多个单元中的每个中的所述位值在所述上电持续时间期间复位为位值零。
17.根据权利要求10所述的存储器器件，其中，所述电源控制电路是可操作的以在所述第一信号之前生成第四信号，其中，所述第四信号是可操作的以对所述存储器器件的多个***组件上电。
18.一种复位存储器器件的方法，所述方法包括：
生成作为第一信号和第二信号的逻辑或的复位信号，所述第一信号指示存储器器件的多个单元的上电持续时间的开始，所述第二信号指示所述存储器器件的多个单元的上电持续时间的完成；以及
通过所述复位信号来触发将存储在存储器器件的单元阵列的多个单元中的每个中的位值在所述上电持续时间期间并行地复位为预定位值。
19.根据权利要求18所述的方法，其中，通过所述复位信号来触发将存储在所述存储器器件的单元阵列的多个单元中的每个中的位值在所述上电持续时间期间并行地复位为所述预定位值包括：通过所述复位信号来触发将存储在所述存储器器件的单元阵列的多个单元中的每个中的位值在所述上电持续时间期间并行地复位为所述预定位值，其中，所述多个单元以多行和多列的矩阵的方式布置，其中，所述多列中的每列包括第一多个单元，所述第一多个单元中的每个连接至第一位线和第二位线，并且其中，所述多行中的每行包括第二多个单元，行的所述第二多个单元中的每个连接至多个字线中的一个。
20.根据权利要求19所述的方法，其中，通过所述复位信号来触发将存储在存储器器件的单元阵列的多个单元中的每个中的位值在所述上电持续时间期间并行地复位为所述预定位值包括：
触发多个第一晶体管以将所述多列中的相应一列的第一位线充电至第一预定电位，所述多个第一晶体管中的每个连接至所述多列中的相应一列的第一位线；
触发多个第二晶体管以将所述多列中的相应一列的第二位线充电至第二预定电位，其中，所述多个第二晶体管中的每个连接至所述多列中的相应一列的第二位线；以及
触发多个恢复电路以将所述多个字线充电至第三预定电位，其中，所述多个恢复电路中的每个连接至所述多个字线中的一个。
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