TWI751845B - 記憶體裝置以及用於操作記憶體裝置的方法 - Google Patents

記憶體裝置以及用於操作記憶體裝置的方法 Download PDF

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TWI751845B TW109144820A TW109144820A TWI751845B TW I751845 B TWI751845 B TW I751845B TW 109144820 A TW109144820 A TW 109144820A TW 109144820 A TW109144820 A TW 109144820A TW I751845 B TWI751845 B TW I751845B
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陳炎輝
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Abstract

本揭露提供一種記憶體裝置以及用於操作記憶體裝置的 方法。記憶體裝置包含記憶胞及連接至記憶胞的位元線。負電壓產生器連接至位元線。負電壓產生器在啟用時可操作以為位元線提供第一寫入路徑。控制電路連接至負電壓產生器及位元線。控制電路可操作以在未啟用負電壓產生器時為位元線提供第二寫入路徑。

Description

記憶體裝置以及用於操作記憶體裝置的方法
本揭露是有關於一種記憶體裝置以及用於操作記憶體裝置的方法。
一種常見類型的積體電路記憶體為靜態隨機存取記憶體(static random access memory；SRAM)裝置。典型的SRAM記憶體裝置包含位元胞陣列，其中每一位元胞具有連接於較高參考電位與較低參考電位之間的六個電晶體。每一位元胞具有可儲存資訊的兩個儲存節點。第一節點儲存所需資訊，而將互補資訊儲存於第二儲存節點處。SRAM胞具有在無需刷新的情況下保持資料的有利特徵。
然而，負位元線技術價格高昂。舉例而言，增加數目的電晶體導致寫入驅動器電晶體或多工器電晶體的閘極至源極電壓(稱為Vgs)的下降。Vgs的下降導致可限制Vccmin攻擊(scaring)的較小寫入電流。
本揭露的記憶體裝置包括記憶胞、位元線、負電壓產生器 以及控制電路。位元線連接至記憶胞。負電壓產生器連接至位元線。負電壓產生器可操作以為位元線提供第一寫入路徑。控制電路連接至負電壓產生器及位元線。控制電路可操作以當負電壓產生器未被啟用時為位元線提供第二寫入路徑。
本揭露的記憶體裝置包括記憶胞、位元線、第一寫入路徑以及第二寫入路徑。位元線連接至記憶胞。第一寫入路徑連接至位元線。第一寫入路徑包括可操作以向位元線提供負電壓的負電壓產生器電路。第二寫入路徑可連接至位元線。位元線回應於自第一值改變為第二值的寫入輔助訊號而連接至第二寫入路徑。
本揭露的用於操作記憶體裝置的方法包括：接收指示記憶體裝置中的寫入操作的寫入啟用訊號，記憶體裝置包括記憶胞及連接至記憶胞的位元線；回應於寫入啟用訊號而產生寫入輔助訊號；回應於達到第一值的寫入輔助訊號而啟用負電壓產生器，負電壓產生器向位元線提供第一寫入路徑；以及回應於達到第二值的寫入輔助訊號而向位元線提供第二寫入路徑。
100:記憶體裝置
102:字元線驅動器電路
104:胞陣列
106:多工器
108:寫入驅動器電路
110:負電壓產生器電路
112:控制電路
202:多工器第一電晶體
204:多工器第二電晶體
206:寫入驅動器第一電晶體
208:寫入驅動器第二電晶體
210:寫入驅動器輸入端子
212:寫入驅動器輸出端子
214:第一節點
216:第一邏輯電路
218:控制區塊
220:控制區塊第一輸入端子
222:控制區塊第二輸入端子
224:控制區塊輸出端子
226:下拉電晶體
230:負電壓產生器輸入端子
232:負電壓產生器輸出端子
234:負電壓產生器第一邏輯電路
236:負電壓產生器第二邏輯電路
238:負電壓產生器電容器
240:負電壓產生器電晶體
242:負電壓產生器第一節點
244:負電壓產生器第二節點
246:負電壓產生器第三節點
250:第一寫入路徑
252:第二寫入路徑
300、350:電路圖
302:位元線電阻器
304:第一電阻器
306:第二電阻器
308:第三電阻器
400:曲線圖
402、404:曲線
502:NOR邏輯電路
602:AND邏輯電路
700:方法
710、720、730、740:區塊
BL:位元線
BLB:互補位元線
BLR:位元線電阻器
D:資料訊號
DB:反相資料訊號
DT:轉置資料訊號
i1:第一電流
i2:第二電流
i3:第三電流
NBL_ENB:寫入輔助訊號
R:電阻器
Vdd:供電電壓
WL1:第一字元線
WLn:第n字元線
在結合隨附圖式閱讀時根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵並未按比例繪製。實際上，可出於論述清楚起見而任意地增加或減小各種特徵的尺寸。
圖1是示出根據一些實施例的實例記憶體裝置的方塊圖。
圖2是根據一些實施例的記憶體裝置的部分電路圖及部分方塊圖。
圖3A示出根據一些實施例的用於記憶體裝置的第一寫入路徑的電路圖。
圖3B示出根據一些實施例的用於記憶體裝置的第二寫入路徑的電路圖。
圖4是示出根據一些實施例的針對第一寫入路徑及第二寫入路徑的Vccmin電壓的曲線圖。
圖5是根據一些實施例的記憶體裝置的另一部分電路圖及部分方塊圖。
圖6是根據一些實施例的記憶體裝置的又一部分電路圖及部分方塊圖。
圖7是示出根據一些實施例的用於操作記憶體裝置的方法的流程圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例是為了簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含在第一特徵與第二特徵之間可形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，本文中可使用諸如「在......之下」、 「在......下方」、「下部」、「在......上方」、「上部」以及類似者的空間相對術語來描述如諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
SRAM位元胞可運轉的最低VDD電壓(正電源電壓)稱為Vccmin電壓或簡稱為Vccmin。具有更接近Vccmin的低VDD減小漏電流，且亦降低SRAM中的讀取翻轉(read flip)的發生率。然而，高VDD提高寫入操作成功的機率。因此，Vccmin受寫入操作約束。各種途徑已被探索來降低作為可靠的讀取及寫入操作所需的最小電源電壓VCC的Vccmin及適應不斷下降的電源電壓。舉例而言，使用負位元線(negative bit-line；NBL)技術來提高胞寫入能力。負位元線技術將位元線的電壓位準驅動至負電壓。此負電壓為針對耦接至位元線(BL/BLB)的位元胞執行的寫入操作提供升壓。
本揭露提供在記憶體裝置中具有下拉控制電路(在本揭露中簡稱為控制電路)的寫入輔助電路。為在具有負電壓產生器的記憶體裝置中的寫入操作提供控制電路。當在寫入操作期間未啟用負電壓產生器電路時，控制電路為記憶體裝置的選定位元線提供單獨的寫入路徑。如在本揭露的以下部分更詳細地描述，與負電壓產生器的三個電晶體相比，單獨的寫入路徑包含兩個堆疊電晶體。因此，當負電壓產生器未被啟用以進行寫入操作時，單獨路徑減少多工器電晶體的電壓降級且提高寫入操作的Vccmin。
圖1是根據一些實施例的實例記憶體裝置100的方塊圖。記憶體裝置100可為隨機存取記憶體，諸如靜態隨機存取記憶體(SRAM)裝置。如圖1中所繪示，記憶體裝置100包含字元線驅動器電路102、至少一個胞陣列104、多工器106、寫入驅動器電路108、負電壓產生器電路110以及控制電路112。在閱讀本揭露之後對於所屬領域中具有通常知識者而言將顯而易見的是，記憶體裝置100可更包含圖1中未繪示的且不限於本文中所列出的組件的其他組件。在實例實施例中，記憶體裝置100可為積體電路(integrated circuit；IC)晶片的部分。
記憶體裝置100的胞陣列104包含多個位元胞(例如，第一位元胞114a、......、第n位元胞114n)。多個位元胞(有時亦稱為記憶胞)配置成多個列及多個行的矩陣。多個列中的每一者包含多個位元胞中的第一多個位元胞，且多個行中的每一者包含多個位元胞中的第二多個位元胞。多個列中的每一者的第一多個位元胞中的每一者被連接至多個字元線中的一者(例如，第一字元線WL1、......、第n字元線WLn中的一者)，且多個行中的每一者的第二多個位元胞中的每一者被連接至一對位元線(亦即，位元線及互補位元線(BL/BLB))。胞陣列104的每一位元胞經配置為一對交叉耦接反相器，所述交叉耦接反相器操作以增強儲存於其中的資料狀態，亦即，真資料節點增強互補資料節點，且反之亦然。胞陣列104的每一位元胞經配置以儲存一位元的資訊(亦即，位元值0或位元值1)。
字元線驅動器電路102被連接至胞陣列104。對於胞陣列104中的讀取及寫入操作，字元線驅動器電路102可操作以選擇多 個字元線(亦即，WL)中的一者且將選定字元線充電至預定電壓。多工器106亦被連接至胞陣列104。對於胞陣列104中的讀取及寫入操作，多工器106可操作以選擇多個位元線對(亦即，BL/BLB)中的一者。
寫入驅動器電路108被連接至多工器106。寫入驅動器電路108可操作以將一位元的資訊寫入至一或多個位元胞，所述一或多個位元胞被連接至多個字元線中的選定字元線及多個位元線對中的選定位元線對。在實例實施例中，寫入驅動器電路108經由多工器106被連接至胞陣列104。更具體而言，寫入驅動器電路106經由多工器106被連接至胞陣列104的位元線對(BL/BLB)。
負電壓產生器電路110被連接至寫入驅動器電路108。負電壓產生器電路110可操作以輔助胞陣列104中的寫入操作。舉例而言，負電壓產生器電路110在被啟用時可操作以在寫入操作期間降低Vccmin。在實例實施例中，負電壓產生器電路110回應於寫入輔助訊號而被啟用。舉例而言，負電壓產生器電路110在寫入輔助訊號自第一值改變為第二值(亦即，自邏輯高改變為邏輯低或自邏輯低改變為邏輯高)時被啟用。如在本揭露的以下部分中所解釋，負電壓產生器電路110在被啟用時為寫入操作提供具有較低Vccmin的第一寫入路徑。在實例實施例中，負電壓產生器電路110經由寫入驅動器電路108及多工器106被耦接至胞陣列104的位元線對(BL/BLB)。
控制電路112亦被連接至負電壓產生器電路110及寫入驅動器電路108。控制電路112可操作以輔助胞陣列104中的寫入操作。舉例而言，控制電路112可操作以在負電壓產生器電路110 未被啟用時為寫入操作提供第二寫入路徑。第二寫入路徑亦回應於寫入輔助訊號而被提供或被啟用。舉例而言，第二寫入路徑在寫入輔助訊號自第二值改變為第一值(亦即，自邏輯低改變為邏輯高或自邏輯高改變為邏輯低)時被啟用。因此，且根據實例實施例，第二寫入路徑在負電壓產生器電路110未被啟用以進行寫入操作時被啟用。控制電路112經由寫入驅動器電路106及多工器108被耦接至胞陣列104的位元線對(BL/BLB)。
圖2是根據一些實施例的記憶體裝置100的部分電路圖及部分方塊圖。圖2的記憶體裝置100包含字元線驅動器電路102、胞陣列104、多工器106、寫入驅動器電路108、負電壓產生器電路110以及控制電路112。多工器106可為行多工器且可包含多工器第一電晶體202及多工器第二電晶體204。多工器第一電晶體202被連接至選定位元線對中的位元線BL，且多工器第二電晶體204被連接至選定位元線對中的互補位元線(亦稱為位元線條BLB)。舉例而言，多工器第一電晶體202的源極被連接至位元線BL，且多工器第二電晶體204的源極被連接至位元線條BLB。另外，多工器第一電晶體202的汲極被連接至第一節點214。另外，多工器第一電晶體202的閘極被連接至多工器第二電晶體204的閘極。
在實例實施例中，多工器第一電晶體202與多工器第二電晶體204是對稱的。亦即，多工器第一電晶體202及多工器第二電晶體204中的每一者的源極可被選擇為汲極，且所述多工器第一電晶體202及多工器第二電晶體204中的每一者的汲極可被選擇為源極。另外，儘管多工器第一電晶體202及多工器第二電 晶體204中的每一者被繪示為n通道金屬氧化物半導體(n-channel metal oxide semiconductor；nMOS)電晶體，但其他類型的電晶體亦在本揭露的範疇內。舉例而言，多工器第一電晶體202及多工器第二電晶體204中的每一者亦可包含金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistor；MOSFET)、p通道金屬氧化物半導體(p-channel metal oxide semiconductor；pMOS)電晶體以及互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)電晶體。
記憶體裝置100的寫入驅動器電路108包含寫入驅動器輸入端子210及寫入驅動器輸出端子212。寫入驅動器輸入端子210被連接至資料訊號，且寫入驅動器輸出端子212被連接至第一節點214。寫入驅動器輸入端子210經由第一邏輯電路216被連接至資料訊號(被表示為D)。第一邏輯電路216可操作以在寫入驅動器輸入端子210處提供反相資料訊號(被表示為DB)。在實例實施例中，第一邏輯電路216是NOT邏輯電路，例如NOT閘。然而，其他類型的邏輯閘亦在本揭露的範疇內。
另外，寫入驅動器電路108包含寫入驅動器第一電晶體206及寫入驅動器第二電晶體208。寫入驅動器第一電晶體206是nMOS電晶體，且寫入驅動器第二電晶體208是pMOS電晶體。然而，其他類型的電晶體亦在本揭露的範疇內。舉例而言，寫入驅動器第一電晶體206及寫入驅動器第二電晶體208中的每一者可包含MOSFET、nMOS電晶體、pMOS電晶體以及CMOS電晶體。在實例實施例中，寫入驅動器第一電晶體206及寫入驅動器第二電晶體208是對稱的。亦即，寫入驅動器第一電晶體206及寫入 驅動器第二電晶體208中的每一者的源極可被選擇為汲極，且所述寫入驅動器第一電晶體206及寫入驅動器第二電晶體208中的每一者的汲極可被選擇為源極。
如圖2中所繪示，配置寫入驅動器電路108的寫入驅動器第一電晶體206及寫入驅動器第二電晶體208以在寫入驅動器輸入端子210與寫入驅動器輸出端子212之間形成反相器電路。舉例而言，寫入驅動器第一電晶體206的閘極被連接至寫入驅動器第二電晶體208的閘極，所述寫入驅動器第二電晶體208的閘極也被連接至寫入驅動器輸入端子210。寫入驅動器第二電晶體208的源極被連接至供應電壓(亦即，Vdd)，且寫入驅動器第一電晶體206的汲極被連接至負電壓產生器電路110。另外，寫入驅動器第一電晶體206的源極被連接至寫入驅動器第二電晶體208的汲極，所述寫入驅動器第二電晶體208的汲極也被連接至寫入驅動器輸出端子212。
在實例實施例中，寫入驅動器電路108轉置資料訊號。舉例而言，寫入驅動器電路108在寫入驅動器輸入端子210處接收資料訊號(被表示為D)且在寫入驅動器輸出端子212處提供轉置資料訊號(被表示為DT)。在其他實施例中，諸如圖2中所繪示，寫入驅動器電路108在寫入驅動器輸入端子210處接收資料訊號的反相(被表示為DB)，且在寫入驅動器輸出端子212處提供轉置反相資料訊號(被表示為DBT)。舉例而言，寫入驅動器輸入端子210可操作以接收資料訊號，且寫入驅動器輸出端子212可操作以提供被轉置的資料訊號。經由第一節點214，被轉置的資料訊號經由多工器第一電晶體202被提供至位元線BL。
儘管寫入驅動器電路108被繪示為僅包含一個反相器電路，但在閱讀本揭露之後對於所屬領域中具有通常知識者而言將顯而易見的是，寫入驅動器電路108可包含多個反相器電路。舉例而言，寫入驅動器電路108可包含可經由多工器第二電晶體204被連接至位元線條BLB的另一反相器電路。另外，寫入驅動器電路108的反相器電路被繪示為僅包含兩個電晶體(亦即，寫入驅動器第一電晶體206及寫入驅動器第二電晶體208)，在閱讀本揭露之後對於所屬領域中具有通常知識者而言將顯而易見的是，寫入驅動器電路108可包含不同數目的電晶體。
記憶體裝置100的負電壓產生器電路110包含負電壓產生器輸入端子230及負產生器輸出端子232。負電壓產生器輸入端子230可操作以接收寫入輔助訊號(被表示為NBL_ENB)。在一些實例中，寫入輔助訊號亦被稱為寫入啟用訊號。負電壓產生器輸出端子232可操作以提供負電壓(亦被稱為負VSS或NVSS)，將所述負電壓施加至第一節點214以降低用於寫入操作的Vccmin。舉例而言，負電壓在被連接至寫入驅動器電路108的負電壓產生器輸出端子232處被提供，所述寫入驅動器電路108又經由第一節點214被連接至位元線BL。
另外，負電壓產生器電路110包含負電壓產生器第一邏輯電路234、負電壓產生器第二邏輯電路236、負電壓產生器電容器238以及負電壓產生器電晶體240。負電壓產生器第一邏輯電路234的輸入端被連接至負電壓產生器第一節點242，所述負電壓產生器第一節點242被連接至負電壓產生器輸入端子230。負電壓產生器第一邏輯電路234的輸出端被連接至負電壓產生器第二節點 244。因此，負電壓產生器第一邏輯電路234在負電壓產生器第二節點244處提供寫入輔助訊號的反相。
負電壓產生器第二邏輯電路236的輸入端被連接至負電壓產生器第二節點244。負電壓產生器第二邏輯電路236可操作以提供反相寫入輔助訊號的反相作為輸出。因此，負電壓產生器第一邏輯電路234及負電壓產生器第二邏輯電路236組合地形成延遲電路。負電壓產生器第二邏輯電路236的輸出端被連接至負電壓產生器電容器238的第一端子。負電壓產生器電容器238的第二端子被連接至負電壓產生器第三節點246。負電壓產生器第三節點246被連接至負電壓產生器輸出端子232。
負電壓產生器電晶體240的源極被連接至負電壓產生器第三節點246。負電壓產生器電晶體240的汲極被連接至接地。負電壓產生器電晶體240的閘極被連接至負電壓產生器第一節點242。在實例實施例中，負電壓產生器電晶體240是對稱的，因此，源極可被選擇為汲極，而汲極可被選擇為源極。另外，儘管負電壓產生器電晶體240被繪示為nMOS電晶體，但其他類型的電晶體亦在本揭露的範疇內。舉例而言，負電壓產生器電晶體240可為MOSFET、pMOS電晶體以及CMOS電晶體。另外，負電壓產生器第一邏輯電路234及負電壓產生器第二邏輯電路236中的每一者可為諸如NOT邏輯閘的反相器電路。然而，其他類型的反相器電路亦在本揭露的範疇內。
繼續圖2，記憶體裝置100更包含控制區塊218及下拉電晶體226。控制區塊218及下拉電晶體226可一起形成記憶體裝置100的控制電路112。控制區塊218包含控制區塊第一輸入端子 220、控制區塊第二輸入端子222以及控制區塊輸出端子224。控制區塊第一輸入端子220被連接至資料訊號，且控制區塊第二輸入端子222被連接至寫入輔助訊號。控制區塊輸出端子224被連接至下拉電晶體226的閘極。下拉電晶體226的源極被連接至第一節點214，且下拉電晶體226的汲極被連接至接地。在實例實施例中，下拉電晶體226是對稱的。亦即，可將下拉電晶體226的源極選擇為汲極，且可將所述下拉電晶體226的汲極選擇為源極。另外，儘管下拉電晶體226被繪示為nMOS電晶體，但其他類型的電晶體亦在本揭露的範疇內。舉例而言，下拉電晶體226可為MOSFET、pMOS電晶體以及CMOS電晶體。
在實例實施例中，且如圖2中所繪示，多工器第一電晶體202、寫入驅動器第一電晶體206以及負電壓產生器電晶體240形成用於寫入操作的第一寫入路徑250。因此，第一寫入路徑250包含向位元線BL提供負電壓的負電壓產生器110，所述位元線BL輔助將資料寫入至位元胞。另外，多工器第一電晶體202及下拉電晶體226形成用於寫入操作的第二寫入路徑252。因此，相較於包含三個電晶體的第一寫入路徑250，第二寫入路徑252包含更少數目的電晶體(亦即，兩個)。在實例實施例中，在未啟用負電壓產生器電路110時啟用第二寫入路徑252。另外，在啟用負電壓產生器電路110時不啟用第二寫入路徑252。
在實例實施例中，位元線BL選擇性地被連接至第一寫入路徑250或第二寫入路徑252以用於進行寫入操作。舉例而言，記憶體裝置100中的寫入操作由寫入啟用訊號觸發。亦即，在寫入啟用自第一邏輯值改變為第二邏輯值(例如，自邏輯低改變為邏 輯高，或反之亦然)時，寫入操作被觸發。寫入輔助訊號可從寫入啟用訊號而被產生。舉例而言，在一些實例中，寫入輔助訊號可與寫入啟用訊號鏈接且回應於寫入啟用訊號。寫入輔助訊號產生器電路(未繪示)可被提供以產生寫入輔助訊號。舉例而言，當寫入啟用訊號改變為指示寫入操作的初始的邏輯高時，寫入輔助訊號亦可改變為啟用負電壓產生器電路110的邏輯高。另外，當寫入啟用訊號改變為指示寫入操作的結束的邏輯低時，寫入輔助訊號可改變為停用負電壓產生器電路110的邏輯低。
在寫入操作期間，當寫入輔助訊號處於邏輯高時，負電壓產生器電晶體240的閘極亦處於邏輯高，此將負電壓產生器電晶體240接通，此導致對負電壓產生器電容器238進行充電。另外，當寫入輔助訊號處於邏輯高時，負電壓產生器第三節點246經由負電壓產生器電晶體240被連接至接地。在此配置中，負電壓產生器電路110被標記為未啟用或停用。
然而，當寫入輔助訊號改變為邏輯低時，負電壓產生器電晶體240的閘極亦處於邏輯低，此將負電壓產生器電晶體240斷開。此造成自負電壓產生器電容器238進行放電，此將負電壓產生器第三節點246的電壓自接地驅動至負值。向位元線BL提供此負電壓，所述負電壓為針對耦接至位元線BL的位元胞執行的寫入操作提供升壓。在此配置中，負電壓產生器電路110被標記為啟用。
另外，在寫入操作期間，當寫入輔助訊號處於邏輯低時，控制區塊218可操作以提供邏輯值低的輸出。因此，當寫入輔助訊號在寫入操作期間處於邏輯低時，控制區塊輸出端子224亦處 於邏輯低。此斷開下拉電晶體226。因此，根據實例實施例，在啟用負電壓產生器電路110時斷開下拉電晶體226。相關地，且根據實例實施例，在負電壓產生器電路110被啟用時，第二寫入路徑252被停用。
然而，在寫入操作期間，當寫入輔助訊號處於邏輯高時，控制區塊218可操作以提供邏輯值高的輸出。因此，當資料訊號處於邏輯低時，控制區塊輸出端子224亦處於邏輯高。此接通下拉電晶體226，從而又啟用第二寫入路徑252。因此，根據實例實施例，當負電壓產生器電路110被停用且資料訊號處於邏輯低時，下拉電晶體226被接通。相關地，且根據實例實施例，在負電壓產生器電路110被停用且資料訊號處於邏輯低時，第二寫入路徑252被啟用。因此，所提出的技術在負電壓產生器電路110未被啟用時的寫入操作期間為位元線BL提供單獨的路徑，亦即，第二路徑252。
圖3A示出根據一些實施例的用於記憶體裝置100的第一寫入路徑250的電路圖300。當啟用負電壓產生器電路110時，第一寫入路徑250在第一節點214處提供負電壓，此使寫入Vccmin效能最佳化。如圖3A中所繪示，第一寫入路徑250的電路圖300包含位元線電阻器BLR 302、多工器第一電晶體202、第一電阻器R 304、寫入驅動器第一電晶體206、第二電阻器R 306以及負電壓產生器電晶體240。位元線電阻器BLR 302表示位元線BL的電阻值。第一電阻器R 304表示多工器106與寫入驅動器電路108之間的連接件的電阻值。第二電阻器R 306表示寫入驅動器電路108與負電壓產生器電路110之間的連接件的電阻值。
繼續參考圖3A的電路圖300，第一電流i1表示在寫入操作期間流過多工器106與寫入驅動器電路108之間的第一電阻器304的電流。另外，第二電流i2表示在寫入操作期間流過多工器106與寫入驅動器電路108之間的第一電阻器304的電流。因此，多工器第一電晶體202的閘極與源極之間的電壓差(被表示為Vgs1)提供為：Vgs1=Vdd-Vds2-Vds3-(i1+i2)*R
其中Vdd是供應電壓，Vds2是寫入驅動器第一電晶體206的汲極與源極之間的電壓差，且Vds3是負電壓產生器電晶體240的汲極與源極之間的電壓差。
另外，寫入驅動器第一電晶體206的閘極與源極之間的電壓差(被表示為Vgs2)提供為：Vgs2=Vdd-Vds3-(i2)*R
另外，負電壓產生器電晶體240的閘極與源極之間的電壓差(被表示為Vgs3)約等於供應電壓。亦即：Vgs3=Vdd。
因此，且如電路圖300中所繪示，在不存在控制電路112的情況下，位元線BL可在負電壓產生器電路110未被啟用的寫入操作期間被連接至包含三個電晶體(亦即，多工器第一電晶體202、寫入驅動器第一電晶體206以及負電壓產生器電晶體240)的第一寫入路徑250。
圖3B示出根據一些實施例的用於記憶體裝置100的第二寫入路徑252的電路圖350。在寫入操作期間，第二寫入路徑252在最小化對電晶體可靠性的影響的同時使寫入Vccmin效能最 佳化。如圖3B中所繪示，用於第二寫入路徑252的電路圖300包含位元線電阻器BLR 302、多工器第一電晶體202、第三電阻器R 308以及下拉電晶體226。位元線電阻器BLR 302表示位元線BL的電阻值。第三電阻器R 308表示多工器106與下拉電晶體226之間的連接件的電阻值。
電路圖300中的第三電流i3表示在寫入操作期間流過多工器106與下拉電晶體226之間的第三電阻器R 308的電流。在實例實施例中，第三電流i3約等於第一電流i1。因此，多工器第一電晶體202的閘極與源極之間的電壓差(被表示為Vgs1)提供為：Vgs1=Vdd-Vds2'-(i1)*R
其中Vds2'是下拉電晶體226的汲極與源極之間的電壓差。另外，下拉電晶體226的閘極與源極之間的電壓差(被表示為Vgs2')約等於供應電壓。亦即：Vgs2'=Vdd。
圖4是示出根據一些實例實施例的針對記憶體裝置100的第一寫入路徑250及第二寫入路徑252的Vccmin的比較的曲線圖400。舉例而言，曲線圖400針對位元線電阻器BLR 302的不同值包含示出針對第一寫入路徑250的Vccmin的第一曲線402及示出針對第二寫入路徑252的Vccmin的第二曲線404。如曲線圖400中所繪示，對於給定的位元線電阻器BLR 302值，與第一寫入路徑250的Vccmin相比，第二寫入路徑252的Vccmin更低。另外，且如曲線圖400中所示出，針對第一寫入路徑250及第二寫入路徑252的Vccmin之間的間距隨位元線電阻器BLR 302值 的增加而增加。因此，當負電壓產生器電路110未被啟用以進行寫入操作時，第二寫入路徑252可提高寫入效能。舉例而言，如曲線圖400中所繪示，利用本文中所揭露的技術，在相同位元線電阻中提高Vccmin。另外，利用第二寫入路徑252，Vccmin對BL電阻的靈敏度亦降低。
圖5是根據一些實施例的記憶體裝置100的另一部分電路圖及部分方塊圖。如圖5中所繪示，記憶體裝置100包含寫入驅動器電路102、胞陣列104、多工器106、寫入驅動器電路108、負電壓產生器電路110以及控制電路112。另外，圖5的記憶體裝置100更包含控制區塊218及下拉電晶體226。圖5的記憶體裝置100的控制區塊218包含NOR邏輯電路502。NOR邏輯電路502的第一輸入端子被連接至資料訊號，且NOR邏輯電路502的第二輸入端子被連接至反相寫入輔助訊號。另外，NOR邏輯電路502的輸出端子被連接至下拉電晶體226的閘極。
根據實例實施例，當資料訊號處於邏輯低且寫入輔助訊號處於邏輯高時，NOR邏輯電路502的輸出為邏輯高。因此，當資料訊號處於邏輯低且寫入輔助訊號處於邏輯高時，NOR邏輯電路502的輸出端子處於邏輯高。此接通下拉電晶體226，從而又啟用第二寫入路徑252。亦即，在NOR邏輯電路502的輸出端子處於邏輯高時，第二寫入路徑252被啟用。儘管圖5的控制區塊218被繪示為包含NOR邏輯電路502，但在閱讀本揭露之後對於所屬領域中具有通常知識者將顯而易見的是，控制區塊218可包含其他類型的邏輯電路。舉例而言，圖6示出具有控制區塊218的記憶體裝置的實例，所述控制區塊218包含AND邏輯電路。
圖6是根據一些實施例的記憶體裝置100的又一部分電路圖及部分方塊圖。如圖6中所繪示，記憶體裝置100包含寫入驅動器電路102、胞陣列104、多工器106、寫入驅動器電路108、負電壓產生器電路110以及控制電路112。另外，圖6的記憶體裝置100更包含控制區塊218及下拉電晶體226。圖6的記憶體裝置100的控制區塊218包含AND邏輯電路602。AND邏輯電路602的第一輸入端子被連接至反相資料訊號，且AND邏輯電路602的第二輸入端子被連接至寫入啟用訊號。另外，AND邏輯電路602的輸出端子被連接至下拉電晶體226的閘極。
在實例實施例中，當資料訊號處於邏輯低且寫入輔助訊號處於邏輯高時，AND邏輯電路602的輸出為邏輯高。因此，當資料訊號處於邏輯低且寫入輔助訊號處於邏輯高時，AND邏輯電路602的輸出端子處於邏輯高。此接通下拉電晶體226。亦即，在AND邏輯電路602的輸出端子處於邏輯高時，第二寫入路徑252被啟用。
圖7是示出根據一些實施例的用於操作記憶體裝置的方法700的流程圖。舉例而言，圖7是示出用於操作如上文參考圖1至圖6所描述的記憶體裝置100的方法700的流程圖。方法700可由處理器執行。另外，可將方法700儲存為記憶體裝置上的指令，所述指令在由處理器執行時可使處理器執行方法700。
在方法700的區塊710處，接收寫入啟用訊號。寫入啟用訊號指示記憶體裝置中的寫入操作，所述記憶體裝置包括記憶胞及連接至記憶胞的位元線。舉例而言，指示記憶體裝置100中的寫入操作的寫入啟用訊號被接收。
在方法700的區塊720處，寫入輔助訊號回應於寫入啟用訊號而被產生。舉例而言，寫入輔助訊號，亦即NBL_ENB，回應於寫入啟用訊號而被產生。寫入輔助訊號可藉由與記憶體裝置100相關聯的寫入輔助訊號產生器來被產生。寫入輔助訊號可被鏈接至寫入啟用訊號。
在方法700的區塊730處，第一寫入路徑被提供到位元線。第一寫入路徑回應於達到第一值的寫入輔助訊號而被提供。舉例而言，當寫入輔助訊號(亦即，NBL_ENB)處於邏輯低時，第一寫入路徑250被提供到記憶體裝置100的位元線BL。另外，當寫入輔助訊號處於邏輯低時，負電壓產生器電路110被啟用以向位元線BL提供負電壓。
在方法700的區塊740處，第二寫入路徑被提供到位元線。第二寫入路徑回應於達到第二值的寫入輔助訊號而被提供。舉例而言，當寫入輔助訊號(亦即，NBL_ENB)為邏輯高時，第二寫入路徑252被提供到記憶體裝置100的位元線BL。另外，當寫入輔助訊號處於邏輯高時，負電壓產生器電路110不被啟用。然而，當寫入輔助訊號(亦即，NBL_ENB)處於邏輯高時，下拉電晶體226被啟用以提供第二寫入路徑252。
因此，根據實例實施例，本揭露提供具有下拉控制電路(亦即，控制電路112)的寫入輔助方案。控制電路112可操作以將負電壓產生器電路110的開啟狀態與關斷狀態之間的寫入路徑分隔開。舉例而言，在關斷狀態下，控制電路112提供第二寫入路徑252，與第一寫入路徑250的三個堆疊電晶體相比，所述第二寫入路徑252包含兩個堆疊電晶體。第二寫入路徑進一步提高 Vccmin。因此，利用本文中所揭露的技術，針對相同位元線電阻提高Vccmin。另外，Vccmin對BL電阻的靈敏度亦降低。
根據實例實施例，一種記憶體裝置包括：記憶胞；連接至記憶胞的位元線；連接至位元線的負電壓產生器，其中負電壓產生器在啟用時可操作以為位元線提供第一寫入路徑；以及耦接至負電壓產生器及位元線的控制電路，其中控制電路可操作以在負電壓產生器未被啟用時為位元線提供第二寫入路徑。
在一些實施例中，負電壓產生器回應於達到第一值的寫入輔助訊號而被啟用。
在一些實施例中，控制電路包括下拉電路及下拉電晶體。
在一些實施例中，下拉電路包括NOR邏輯閘。
在一些實施例中，下拉電路包括AND邏輯閘。
在一些實施例中，下拉電路包括第一輸入端子、第二輸入端子以及輸出端子。第一輸入端子可操作以接收資料訊號。第二輸入端子可操作以接收寫入輔助訊號。輸出端子可操作以回應於不存在達到第二值的寫入輔助訊號而啟用下拉電晶體。
在一些實施例中，下拉電路的輸出端子被連接至下拉電晶體的閘極。
在一些實施例中，記憶體裝置更包括連接至位元線的寫入驅動器電路及連接至位元線的多工器。
在一些實施例中，負電壓產生器可操作以向位元線提供負電壓。
在一些實施例中，第二寫入路徑包括比第一寫入路徑更低的電阻值。
在實例實施例中，一種記憶體裝置包括：記憶胞；連接至記憶胞的位元線；連接至位元線的第一寫入路徑，其中第一寫入路徑包括可操作以向位元線提供負電壓的負電壓產生器電路；以及可連接至位元線的第二寫入路徑，其中位元線回應於自第一值改變為第二值的寫入輔助訊號而連接至第二寫入路徑。
在一些實施例中，負電壓產生器電路可操作以回應於達到第一值的寫入輔助訊號而向位元線提供負電壓。
在一些實施例中，記憶體裝置更包括可操作以回應於改變為第二值的寫入輔助訊號而將位元線連接至第二寫入路徑的控制電路。
在一些實施例中，第二寫入路徑包括下拉電晶體。控制電路可操作以回應於達到第二值的寫入輔助訊號而接通下拉電晶體。
在一些實施例中，控制電路包括AND邏輯閘。
在一些實施例中，控制電路包括NOR邏輯閘。
在一些實施例中，第一寫入路徑更包括多工器電路電晶體及寫入驅動器電路電晶體。
在一些實施例中，第二寫入路徑更包括多工器電路電晶體及下拉電晶體。
根據實例實施例，一種用於操作記憶體裝置的方法包括：接收指示記憶體裝置中的寫入操作的寫入啟用訊號，所述記憶體裝置包括記憶胞及連接至記憶胞的位元線；回應於寫入啟用訊號而產生寫入輔助訊號；回應於達到第一值的寫入輔助訊號而啟用負電壓產生器，所述負電壓產生器向位元線提供第一寫入路徑；以 及回應於達到第二值的寫入輔助訊號而向位元線提供第二寫入路徑。
在一些實施例中，回應於達到第一值的寫入輔助訊號而向位元線提供第一寫入路徑包括回應於達到第一值的寫入輔助訊號而向位元線提供負電壓。
本揭露概述各種實施例，以使得所屬領域中具有通常知識者可更佳地理解本揭露的態樣。所屬領域中具有通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具有通常知識者亦應認識到，此類等效構造不脫離本揭露的精神及範疇，且所屬領域中具有通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代以及更改。
100:記憶體裝置
102:字元線驅動器電路
104:胞陣列
106:多工器
108:寫入驅動器電路
110:負電壓產生器電路
112:控制電路
WL1、WLn:字元線
BL:位元線
BLB:互補位元線

Claims (10)

  1. 一種記憶體裝置，包括：記憶胞；位元線，連接至所述記憶胞；寫入驅動器電路，包括反相器電路，其中所述反相器電路的輸出端耦接至所述位元線；負電壓產生器，經由所述反相器電路連接至所述位元線，其中所述負電壓產生器以及所述反相器電路中的導通電晶體可操作以為所述位元線提供第一寫入路徑；以及控制電路，連接至所述負電壓產生器及所述位元線，其中所述控制電路可操作以當所述負電壓產生器未被啟用時為所述位元線提供第二寫入路徑。
  2. 如請求項1所述的記憶體裝置，其中所述負電壓產生器回應於達到第一值的寫入輔助訊號而被啟用。
  3. 如請求項1所述的記憶體裝置，其中所述控制電路包括下拉電路及下拉電晶體。
  4. 如請求項3所述的記憶體裝置，其中所述下拉電路包括第一輸入端子、第二輸入端子以及輸出端子，其中所述第一輸入端子可操作以接收資料訊號，其中所述第二輸入端子可操作以接收寫入輔助訊號，且其中所述輸出端子可操作以回應於不存在達到第二值的所述寫入輔助訊號而啟用所述下拉電晶體。
  5. 如請求項1所述的記憶體裝置，其中所述第二寫入路徑包括比所述第一寫入路徑更低的電阻值。
  6. 一種記憶體裝置，包括： 記憶胞；位元線，連接至所述記憶胞；寫入驅動器電路，包括反相器電路，其中所述反相器電路的輸出端耦接至所述位元線；第一寫入路徑，連接至所述位元線，其中所述第一寫入路徑包括所述反相器電路中的導通電晶體以及可操作以向所述位元線提供負電壓的負電壓產生器電路；以及第二寫入路徑，連接至所述位元線，其中所述位元線回應於自第一值改變為第二值的寫入輔助訊號而連接至所述第二寫入路徑。
  7. 如請求項6所述的記憶體裝置，其中所述負電壓產生器電路可操作以回應於達到所述第一值的所述寫入輔助訊號而向所述位元線提供所述負電壓。
  8. 如請求項6所述的記憶體裝置，更包括可操作以回應於改變為所述第二值的所述寫入輔助訊號而將所述位元線連接至所述第二寫入路徑的控制電路。
  9. 一種用於操作記憶體裝置的方法，包括：接收指示記憶體裝置中的寫入操作的寫入啟用訊號，所述記憶體裝置包括記憶胞及連接至所述記憶胞的位元線；回應於所述寫入啟用訊號而產生寫入輔助訊號；提供寫入驅動器電路，其中所述寫入驅動器電路包括反相器電路，其中所述反相器電路的輸出端耦接至所述位元線；回應於達到第一值的所述寫入輔助訊號而啟用負電壓產生器，所述反相器電路中的導通電晶體以及所述負電壓產生器向所 述位元線提供第一寫入路徑；以及回應於達到第二值的所述寫入輔助訊號而向所述位元線提供第二寫入路徑。
  10. 如請求項9所述的用於操作記憶體裝置的方法，其中回應於達到所述第一值的所述寫入輔助訊號而向所述位元線提供所述第一寫入路徑包括回應於達到所述第一值的所述寫入輔助訊號而向所述位元線提供負電壓。
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