CN107528557A - 一种数据驱动的运算放大器 - Google Patents

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Abstract

本发明实施例公开了一种数据驱动的运算放大器，该运算放大器包括：相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路以及数据驱动的运算放大器偏置电路；该数据驱动的运算放大器偏置电路包括输入差分信号比较器；输入差分信号比较器用于检测输入差分信号，并当输入差分信号大于或等于输入差分信号比较器的打开阈值时增大电路的偏置电流，当输入差分信号小于输入差分信号比较器的打开阈值时，保持电路的偏置电流不会变。并且可根据应用需求动态调整放大器电流大小，以及比较器打开阈值和比较器速度，控制大电流的工作窗口。通过该实施例方案，提高了高性能开关电容电路的速度，并降低了功耗、提高了良率。

Description

一种数据驱动的运算放大器
技术领域
本发明实施例涉及微电子学与固体电子学领域的超大规模集成电路设计技术，尤指一种数据驱动的运算放大器。
背景技术
运算放大器是很多模拟电路最重要的模块之一，广泛应用于模数转换电路，滤波器等模拟信号处理电路中，通常决定了高性能开关电容电路能够达到的精度、速度和功耗等指标。在开关电容电路中，负载通常为纯电容性质，此时单级运算跨导放大器OTA优于多级的运算放大器。因此，传统的折叠式运算跨导放大器获得广泛的应用。但是，传统的折叠式OTA具有速度慢、功耗大等缺点，特别是在负载电容较大的时候运算放大器的速度成为制约开关电容电路速度的主要瓶颈。
发明内容
为了解决上述技术问题，本发明实施例提供了一种数据驱动的运算放大器，能够提高高性能开关电容电路的速度，并降低功耗、提高良率。
为了达到本发明实施例目的，本发明实施例提供了一种数据驱动的运算放大器，该运算放大器包括：相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路以及数据驱动的运算放大器偏置电路；所述数据驱动的运算放大器偏置电路包括输入差分信号比较器；
所述输入差分信号比较器，用于检测输入差分信号，并当所述输入差分信号大于或等于所述输入差分信号比较器的打开阈值时增大电路的偏置电流，当所述输入差分信号小于所述输入差分信号比较器的打开阈值时，保持电路的偏置电流不会变。
可选地，所述N型和P型互补输入的循环折叠跨导运算放大器电路包括：
N型互补输入差分对单元以及与所述N型互补输入差分对单元连接的N型偏置电压晶体管单元、N型偏置尾电流晶体管单元和N型共源共栅晶体管对单元；以及，
P型互补输入差分对单元以及与所述P型互补输入差分对单元连接的P型偏置电压晶体管单元、P型偏置尾电流晶体管单元和P型共源共栅晶体管对单元。
可选地，
所述N型互补输入差分对单元包括：第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；其中，所述第一NMOS管和所述第二NMOS管的栅极均接所述输入差分信号中的第一差分信号VINN；所述第三NMOS管和所述第四NMOS管的栅极均接所述输入差分信号中的第二差分信号VINP；
所述N型偏置电压晶体管单元包括：第五NMOS管；所述第五NMOS管的栅极与第一偏置电压相连，源极接地，漏极与所述第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的源极相连。
可选地，
所述P型互补输入差分对单元包括：第九PMOS管、第十PMOS管、第十一PMOS管和第十二PMOS管；其中，所述第九PMOS管和所述第十PMOS管的栅极均接所述第一差分信号VINN；所述第十一PMOS管和所述第十二PMOS管的栅极均接所述第二差分信号VINP；
所述P型偏置尾电流晶体管单元包括：第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；其中，所述第一PMOS管的栅极与所述第二PMOS管的栅极相连后再与所述第四NMOS管的漏极相连，所述第三PMOS管的栅极与所述第四PMOS管的栅极相连后再与所述第二NMOS管的漏极相连，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管和所述第四PMOS管的源极与电源电压相连；
所述P型共源共栅晶体管对单元包括：第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管；其中，所述第五PMOS管的栅极与所述第六PMOS管的栅极相连后与第二偏置电压相连；所述第七PMOS管的栅极与所述第八PMOS管的栅极相连后也与所述第二偏置电压相连；所述第五PMOS管的源极与所述第二PMOS管的漏极相连，所述第六PMOS管的源极与所述第三PMOS管的漏极相连，所述第五PMOS管的漏极与所述第四NMOS管的漏极相连，所述第六PMOS管的漏极与所述第二NMOS管的漏极相连，所述第七PMOS管的源极与所述第一NMOS管的漏极相连后再与所述第一PMOS管的漏极相连，所述第八PMOS管的源极与所述第三NMOS管的漏极相连后再与所述第四PMOS管的漏极相连；
所述P型偏置电压晶体管单元包括：第十三PMOS管；所述第十三PMOS管的栅极与共模控制信号相连，源极与所述电源电压相连，漏极与所述第九PMOS管、所述第十PMOS管、所述第十一PMOS管和所述第十二PMOS管的源极相连。
可选地，
所述N型偏置尾电流晶体管单元包括：第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；其中所述第六NMOS管的栅极与所述第七NMOS管的栅极相连后再与所述第十二PMOS管的漏极相连，所述第八NMOS管的栅极与所述第九NMOS管的栅极相连后再与所述第十PMOS管的漏极相连，所述第六NMOS管、所述第七NMOS管、所述第八NMOS管和所述第九NMOS管的源极接地；
所述N型共源共栅晶体管对单元包括：第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管；其中，所述第十NMOS管的栅极与所述第十一NMOS管的栅极相连后与第三偏置电压相连，所述第十二NMOS管的栅极与所述第十三NMOS管的栅极相连后也与所述第三偏置电压相连，所述第十NMOS管的源极与所述第七NMOS管的漏极相连，所述第十一NMOS管的源极与所述第八NMOS管的漏极相连，所述第十NMOS管的漏极与所述第十二PMOS管的漏极相连，所述第十一NMOS管的漏极与所述第十PMOS管的漏极相连，所述第十二NMOS管的源极与所述第九PMOS管的漏极相连后再与所述第六NMOS管的漏极相连，所述第十三NMOS管的源极与所述第十一PMOS管的漏极相连后再与所述第九NMOS管的漏极相连。
可选地，
所述第七PMOS管的漏极和所述第十二NMOS管的漏极相连输出第一输出差分信号VOUTP，所述第八PMOS管的漏极和所述第十三NMOS管的漏极相连输出第二输出差分信号VOUTN，所述第一输出差分信号VOUTP和所述第二输出差分信号VOUTN共同构成全差分输出信号。
可选地，所述数据驱动的运算放大器偏置电路包括：偏置电压产生电路、输入差分信号比较器和数据驱动电流支路。
可选地，
所述偏置电压产生电路包括：第一偏置电流源、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十六PMOS管和第二十七PMOS管；
其中，所述第一偏置电流源负极与所述电源电压相连，所述第一偏置电流源正极与所述第十四NMOS管的漏极相连后再与所述第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第二十一NMOS管的栅极相连，所述第十四NMOS管的源极与所述第十五NMOS管的漏极相连，所述第十六NMOS管的源极与所述第十七NMOS管的漏极相连，所述第十八NMOS管的源极与所述第十九NMOS管的漏极相连，所述第二十NMOS管的源极与所述第二十一NMOS管的漏极相连，所述第二十二NMOS管的漏极和栅极相连后再与所述第二十三NMOS管和所述第二十四NMOS管的栅极相连，所述第二十二NMOS管的源极与所述第二十三NMOS管和所述第二十四NMOS管的漏极相连后再与所述第二十五NMOS管的源极相连，所述第二十三NMOS管的源极与所述第二十八NMOS管的漏极相连，所述第二十四NMOS管的源极与所述第二十九NMOS管的漏极相连，所述第二十八NMOS管的栅极接第一控制字，所述第二十九NMOS管的栅极接第二控制字，所述第二十五NMOS管的栅极与漏极相连后再与第二十六NMOS管的栅极相连作为所述第三偏置电压，所述第二十六NMOS管的漏极与所述第二十七NMOS管的栅极相连作为所述第一偏置电压，所述第二十六NMOS管的源极与所述第二十七NMOS管的漏极相连，所述第十五NMOS管、第十七NMOS管、第十九NMOS管、第二十一NMOS管、第二十七NMOS管、第二十八NMOS管和第二十九NMOS管的源极接地，所述第十四PMOS管的栅极和漏极与所述第十五PMOS管的栅极和所述第十六PMOS管的栅极相连后再与所述第十六NMOS管的漏极相连，所述第十四PMOS管的源极与所述第十五PMOS管的漏极和所述第十六PMOS管的漏极相连后再与所述第十七PMOS管的源极相连，所述第十五PMOS管的源极与第二十六PMOS管的漏极相连，第十六PMOS管的源极与所述第二十七PMOS管的漏极相连，所述第二十六PMOS管的栅极接第三控制字，所述第二十七PMOS管的栅极接第四控制字，所述第十七PMOS管的栅极和漏极相连后再与所述第十八NMOS管的漏极相连作为所述第二偏置电压，所述第二偏置电压与所述第十八PMOS管、第二十PMOS管、第二十二PMOS管和第二十四PMOS管的栅极相连，所述第十八PMOS管的漏极与所述第二十NMOS管的漏极相连，所述第十八PMOS管的源极与所述第十九PMOS管的漏极相连，所述第十九PMOS管的栅极与所述第二十一PMOS管的栅极相连后再与所述第十八PMOS管的漏极相连作为第四偏置电压，所述第四偏置电压与所述第二十三PMOS管和第二十五PMOS管的栅极相连，所述第二十PMOS管的源极与所述第二十一PMOS管的漏极相连，所述第二十PMOS管的漏极与所述第二十二NMOS管的漏极相连，所述第二十二PMOS管的源极与所述第二十三PMOS管的漏极相连，所述第二十二PMOS管的漏极与所述第二十五NMOS管的漏极相连，所述第二十四PMOS管的源极与所述第二十五PMOS管的漏极相连，所述第二十四PMOS管的漏极与所述第二十六NMOS管的漏极相连，所述第十九PMOS管、第二十一PMOS管、第二十三PMOS管、第二十五PMOS管、第二十六PMOS管、第二十七PMOS管的源极接所述电源电压；
所述输入差分信号比较器包括：第一比较器和第二比较器；其中，所述第一比较器的负输入端和所述第二比较器的正输入端接所述第一差分信号VINN，所述第一比较器的正输入端和所述第二比较器的负输入端接所述第二差分信号VINP，所述第一比较器输出第一控制信号VC1，所述第二比较器输出第二控制信号VC2；
所述数据驱动电流支路包括：第二偏置电流源、第三偏置电流源、第三十NMOS管、第三十一NMOS管，第三十二NMOS管、第三十三NMOS管、第三十四NMOS管和第三十五NMOS管；
其中，所述第二偏置电流源负极和所述第三偏置电流源负极与所述电源电压相连，所述第三十NMOS管的源极与所述第三十一NMOS管的源极相连后再与所述第二偏置电流源正极相连，所述第三十NMOS管的栅极接所述第一控制信号VC1，所述第三十一NMOS管的栅极接所述第二控制信号VC2，所述第三十NMOS管的漏极与所述第三十一NMOS管的漏极相连后再与所述第三十四NMOS管的漏极相连，所述第三十四NMOS管的栅极接所述第五控制字，所述第三十二NMOS管的源极与所述第三十三NMOS管的源极相连后再与所述第三偏置电流源正极相连，所述第三十二NMOS管的栅极接所述第一控制信号VC1，所述第三十三NMOS管的栅极接所述第二控制信号VC2，所述第三十二NMOS管的漏极与所述第三十三NMOS管的漏极相连后再与所述第三十五NMOS管的漏极相连，所述第三十五NMOS管的栅极接第六控制字，所述第三十四NMOS管的源极和所述第三十五NMOS管的源极与所述第十四NMOS管的漏极相连。
可选地，所述第一比较器和第二比较器均包括：比较器主电路和偏置电流可调的偏置电路；
所述比较器主电路包括：第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四十一NMOS管、第四十二NMOS管、第四十三NMOS管、第四十四NMOS管、第四十五NMOS管、第四十六NMOS管、第四十七NMOS管、第四十八NMOS管、第二十八PMOS管、第二十九PMOS管、第三十PMOS管、第三十一PMOS管、第三十二PMOS管、第三十三PMOS管、第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第三十七PMOS管、第三十八PMOS管、第三十九PMOS管、第四十PMOS管、第四十一PMOS管、第四十二PMOS管和第四十三PMOS管；
其中，所述第三十六NMOS管、第三十七NMOS管的栅极均与所述输入差分信号中的第三差分信号VCN相连，所述第三十八NMOS管、第三十九NMOS管的栅极均与所述输入差分信号中的第四差分信号VCP相连，所述第四十NMOS管栅极接第五偏置电压，源极接地，漏极接所述第三十六NMOS管、第三十七NMOS管、第三十八NMOS管和第三十九NMOS管的源极，所述第二十八PMOS管的栅极与所述第二十九PMOS管的栅极相连后再与所述第三十九NMOS管的漏极相连，所述第二十八PMOS管、第二十九PMOS管、第三十PMOS管和第三十一PMOS管的源极接电源电压，所述第三十二PMOS管的栅极与所述第三十三PMOS管的栅极相连后接第六偏置电压，所述第三十四PMOS管的栅极与所述第三十五PMOS管的栅极相连后也接所述第六偏置电压，所述第三十二PMOS管的源极与所述第二十九PMOS管的漏极相连，所述第三十三PMOS管的源极与所述第三十PMOS管的漏极相连，所述第三十二PMOS管的漏极与所述第三十九NMOS管的漏极相连，所述第三十三PMOS管的漏极与所述第三十七NMOS管的漏极相连，所述第三十四PMOS管的源极与所述第三十六NMOS管的漏极相连后再与所述第二十八PMOS管的漏极相连，所述第三十五PMOS管的源极与所述第三十八NMOS管的漏极相连后再与所述第三十一PMOS管的漏极相连，所述第三十六PMOS管和第三十七PMOS管的栅极都与所述第三差分信号VCN相连，所述第三十八PMOS管和第三十九PMOS管的栅极均与所述第四差分信号VCP相连，所述第四十PMOS管和第四十一PMOS管的栅极接第七偏置电压，所述第四十PMOS管的源极接所述第四十二PMOS管的漏极，所述第四十一PMOS管的源极接所述第四十三PMOS管的漏极，所述第四十二PMOS管的栅极接第七控制字，所述第四十三PMOS管的栅极接第八控制字，所述第四十二PMOS管和第四十三PMOS管的源极接所述电源电压，所述第四十PMOS管和第四十一PMOS管的漏极接所述第三十六PMOS管、第三十七PMOS管、第三十八PMOS管和第三十九PMOS管的源极，所述第四十一NMOS管的栅极与所述第四十二NMOS管的栅极相连后再与所述第三十九PMOS管的漏极相连，所述第四十三NMOS管的栅极与所述第四十四NMOS管的栅极相连后再与所述第三十七PMOS管的漏极相连，所述第四十一NMOS管、第四十二NMOS管、第四十三NMOS管和第四十四NMOS管的源极接地，所述第四十五NMOS管的栅极与所述第四十六NMOS管的栅极相连后接第八偏置电压，所述第四十七NMOS管的栅极与所述第四十八NMOS管的栅极相连后也接所述第八偏置电压，所述第四十五NMOS管的源极与所述第四十二NMOS管的漏极相连，所述第四十六NMOS管的源极与所述第四十三NMOS管的漏极相连，所述第四十五NMOS管的漏极与所述第三十九PMOS管的漏极相连，所述第四十六NMOS管的漏极与所述第三十七PMOS管的漏极相连，所述第四十七NMOS管的源极与所述第三十六PMOS管的漏极相连后再与所述第四十一NMOS管的漏极相连，所述第四十八NMOS管的源极与所述第三十八PMOS管的漏极相连后再与所述第四十四NMOS管的漏极相连，所述第四十八NMOS管的漏极和所述第三十五PMOS管的漏极相连后再与所述第三十PMOS管的栅极和所述第三十一PMOS管的栅极相连，所述第四十七NMOS管与所述第三十四PMOS管相连作为比较器输出VCOUT；
所述偏置电流可调的偏置电路包括：第四偏置电流源、第五偏置电流源、第四十九NMOS管、第五十NMOS管、第五十一NMOS管、第五十二NMOS管、第五十三NMOS管、第五十四NMOS管、第五十五NMOS管、第五十六NMOS管、第五十七NMOS管、第五十八NMOS管、第五十九NMOS管、第六十NMOS管、第六十一NMOS管、第六十二NMOS管、第六十三NMOS管、第四十四PMOS管、第四十五PMOS管、第四十六PMOS管、第四十七PMOS管、第四十八PMOS管、第四十九PMOS管、第五十PMOS管、第五十一PMOS管、第五十二PMOS管、第五十三PMOS管和第五十四PMOS管；
其中，所述第四偏置电流源负极和所述第五偏置电流源负极与所述电源电压相连，所述第四十九NMOS管的漏极与所述第四十九NMOS管、第五十NMOS管、第五十一NMOS管、第五十二NMOS管、第五十三NMOS管、第五十四NMOS管、第五十五NMOS管和第五十六NMOS管的栅极相连，所述第四十九NMOS管的源极与所述第五十NMOS管的漏极相连，所述第五十一NMOS管的源极与所述第五十二NMOS管的漏极相连，所述第五十三NMOS管的源极与所述第五十四NMOS管的漏极相连，所述第五十五NMOS管的源极与所述第五十六NMOS管的漏极相连，所述第五十七NMOS管的漏极和栅极相连后再与所述第五十八NMOS管的栅极相连，所述第五十七NMOS管的源极和所述第五十八NMOS管的漏极相连后再与所述第五十九NMOS管的源极相连，所述第五十九NMOS管的栅极与漏极相连后再与所述第六十NMOS管的栅极相连作为所述第八偏置电压，所述第六十NMOS管的漏极与所述第六十一NMOS管的栅极相连作为所述第五偏置电压，所述第六十NMOS管的源极与所述第六十一NMOS管的漏极相连，所述第五十NMOS管、第五十二NMOS管、第五十四NMOS管、第五十六NMOS管、第五十八NMOS管、第六十一NMOS管的源极接地，所述第四十四PMOS管的栅极与所述第四十五PMOS管的栅极和漏极相连后再与所述第五十一NMOS管的漏极相连，所述第四十四PMOS管的源极与所述第四十五PMOS管的漏极相连后再与所述第四十六PMOS管的源极相连，所述第四十六PMOS管的栅极和漏极相连后再与所述第五十三NMOS管的漏极相连作为所述第六偏置电压，所述第二偏置电压与所述第四十七PMOS管、第四十九PMOS管、第五十一PMOS管和第五十三PMOS管的栅极相连，所述第四十七PMOS管的漏极与所述第五十五NMOS管的漏极相连，所述第四十七PMOS管的源极与所述第四十八PMOS管的漏极相连，所述第四十八PMOS管的栅极与所述第五十PMOS管的栅极相连后再与所述第四十七PMOS管的漏极相连作为所述第七偏置电压，所述第四偏置电压与所述第五十二PMOS管和第五十四PMOS管的栅极相连，所述第四十九PMOS管的源极与所述第五十PMOS管的漏极相连，所述第四十九PMOS管的漏极与所述第五十七NMOS管的漏极相连，所述第五十一PMOS管的源极与所述第五十二PMOS管的漏极相连，所述第五十一PMOS管的漏极与所述第五十九NMOS管的漏极相连，所述第五十三PMOS管的源极与所述第五十四PMOS管的漏极相连，所述第五十三PMOS管的漏极与所述第六十NMOS管的漏极相连，所述第四十五PMOS管、第四十八PMOS管、第五十PMOS管、第五十二PMOS管、第五十四PMOS管的源极接所述电源电压，所述第四偏置电流源的正极与所述第六十二NMOS管的漏极相连，所述第六十二NMOS管的栅极接第九控制字，所述第五偏置电流源的正极与所述第六十三NMOS管的漏极相连，所述第六十三NMOS管的栅极接所述第十控制字，所述第六十二NMOS管的源极和所述第六十三NMOS管的源极与所述第四十九NMOS管的漏极相连。
可选地，所述N型和P型互补输入的循环折叠跨导运算放大器电路还包括：共模反馈电路；所述共模反馈电路包括：全差分信号与共模信号输入晶体管单元、偏置电压晶体管单元和共模反馈控制信号产生单元；
所述全差分信号与共模信号输入晶体管单元包括：第六十四NMOS管、第六十五NMOS管、第六十六NMOS管、第六十七NMOS管；
其中，所述第六十四NMOS管的栅极接所述第二输出差分信号VOUTN，所述第六十七NMOS管的栅极接所述第一输出差分信号VOUTP，所述第六十五NMOS管的栅极与所述第六十六NMOS管的栅极相连后接共模输入电压VCM；
所述偏置电压晶体管单元包括：第六十八NMOS管和第六十九NMOS管；
其中，所述第六十八NMOS管的漏极与所述第六十四NMOS管的源极和所述第六十五NMOS管的源极相连，所述第六十九NMOS管的漏极与所述第六十六NMOS管的源极和所述第六十七NMOS管的源极相连，所述第六十八NMOS管的栅极与所述第六十九NMOS管的栅极相连后与所述第一偏置电压相连，所述第六十八NMOS管的源极和所述第六十九NMOS管的源极接地；
所述共模反馈控制信号产生单元包括：第五十五PMOS管、第五十六PMOS管以及相互串接的第一电阻R1和第二电阻R2；
其中，所述第五十五PMOS管的栅极与所述第五十六PMOS管的栅极相连后与所述第一电阻R1和第二电阻R2的串接端相连，所述第五十五PMOS管的漏极与所述第一电阻R1的非串接端相连后再与所述第六十四NMOS管的漏极和所述第六十七NMOS管的漏极相连，并在相连后接共模控制信号VCMFB，所述第五十六PMOS管的漏极与所述第二电阻R2的非串接端相连后再与所述第六十五NMOS管的漏极和第六十六NMOS管的漏极相连，所述第五十五PMOS管的源极与所述第五十六PMOS管的源极接所述电源电压。
本发明实施例包括：相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路以及数据驱动的运算放大器偏置电路；所述数据驱动的运算放大器偏置电路包括输入差分信号比较器；所述输入差分信号比较器，用于检测输入差分信号，并当所述输入差分信号大于或等于所述输入差分信号比较器的打开阈值时增大电路的偏置电流，当所述输入差分信号小于所述输入差分信号比较器的打开阈值时，保持电路的偏置电流不会变。并且可根据应用需求动态调整放大器电流大小，以及比较器打开阈值和比较器速度，控制大电流的工作窗口。通过该实施例方案，提高了高性能开关电容电路的速度，并降低了功耗、提高了良率。
本发明实施例的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明实施例而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明实施例技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明实施例的技术方案，并不构成对本发明实施例技术方案的限制。
图1为本发明实施例的数据驱动的运算放大器的原理图；
图2为本发明实施例的第一比较器和第二比较器的电路示意图；
图3为本发明实施例的共模反馈电路的电路示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
为了达到本发明实施例目的，本发明实施例提供了一种数据驱动的运算放大器，该运算放大器包括：相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路以及数据驱动的运算放大器偏置电路；所述数据驱动的运算放大器偏置电路包括输入差分信号比较器；
所述输入差分信号比较器，用于检测输入差分信号，并当所述输入差分信号大于或等于所述输入差分信号比较器的打开阈值时增大电路的偏置电流，当所述输入差分信号小于所述输入差分信号比较器的打开阈值时，保持电路的偏置电流不会变。
在本发明实施例中，为了克服当前折叠式OTA(单级运算跨导放大器)速度慢、功耗大的不足，本发明实施例设计了数据驱动的运算放大器。本发明实施例通过比较器检测输入差分信号，当输入差分信号大于比较器打开阈值时增大电路的偏置电流以提高放大器的速度，当输入差分信号小于比较器打开阈值时，电路的偏置电流不会增大，从而节省功耗，此外根据不同的应用需求，可以调整数据驱动支路的偏置电流或比较器打开阈值或比较器速度。通过本发明实施例方案，可以提高诸如高性能模数转换器、滤波器等高性能开关电容电路的速度，避免了传统AB类放大器静态功耗与最大输出电流和交越失真之间的折中关系，与传统A类放大器相比，既具有高速、高线性度的优点，又克服了静态偏置电流大的缺点。
可选地，所述N型和P型互补输入的循环折叠跨导运算放大器电路包括：
N型互补输入差分对单元以及与所述N型互补输入差分对单元连接的N型偏置电压晶体管单元、N型偏置尾电流晶体管单元和N型共源共栅晶体管对单元；以及，
P型互补输入差分对单元以及与所述P型互补输入差分对单元连接的P型偏置电压晶体管单元、P型偏置尾电流晶体管单元和P型共源共栅晶体管对单元。
在本发明实施例中，图1为一个互补输入循环折叠跨导运算放大器与带有数据驱动支路的偏置电路。该互补输入循环折叠OTA与常规OTA不同，其采用了NMOS(N-channelMetal-Oxide-Semiconductor，N沟道金属-氧化物-半导体)管与PMOS(P-channelMetal-Oxide-Semiconductor，P沟道金属-氧化物-半导体)管支路互补输入。
在本发明实施例中，图1中晶体管P1a、P1b、P2a、P2b为P型输入器件，N1a、N1b、N2a、N2b为N型输入器件。VINN和VINP为输入差分信号，VINN加到P1a、P1b、N1a、N1b的栅极，VINP加到P2a、P2b、N2a、N2b的栅极。晶体管P0为P型输入支路P1a、P1b、P2a、P2b提供偏置电流，晶体管N0为N型输入支路N1a、N1b、N2a、N2b提供偏置电流。晶体管N5、N6、N7、N8为P型输入支路的偏置尾电流晶体管，晶体管P5、P6、P7、P8为N型输入支路的偏置尾电流晶体管。晶体管N3、N4、N9、N10为P型输入支路的共源共栅晶体管对，晶体管P3、P4、P9、P10为N型输入支路的共源共栅晶体管对。晶体管P9的漏极和晶体管N9的漏极相连提供一个差分输出VOUTP，晶体管P10的漏极和晶体管N10的漏极相连提供另一个差分输出VOUTN。VOUTP和VOUTN构成全差分输出。晶体管N0的偏置电压为Vb1，晶体管N3、N4、N9、N10的偏置电压为Vb2，晶体管P3、P4、P9、P10的偏置电压为Vb3，晶体管P0的偏置电压则是共模反馈电路中产生的共模控制信号VCMFB。本发明采用的互补循环折叠OTA，P型输入支路的共源共栅晶体管N9、N10和N型输入支路的共源共栅晶体管P9、P10共用了相同的电流，因而更充分地利用了各个支路的电流，提高了运放的单位增益带宽GBW。下面将对图1中各个单元的连接关系进行详细描述。
所述N型互补输入差分对单元包括：第一NMOS管(N1a)、第二NMOS管(N1b)、第三NMOS管(N2a)、第四NMOS管(N2b)，其中第一NMOS管(N1a)、第二NMOS管(N1b)的栅极都与输入全差分信号中的其中一个差分信号VINN(即第一差分信号VINN)相连，第三NMOS管(N2a)、第四NMOS管(N2b)的栅极都与前述输入全差分信号中的另一个差分信号VINP(第二差分信号VINP)相连；
所述N型偏置电压晶体管单元包括：第五NMOS管(N0)，该第五NMOS管(N0)栅极接第一偏置电压(Vb1)，源极接地(GND)，漏极接第一NMOS管(N1a)、第二NMOS管(N1b)、第三NMOS管(N2a)和第四NMOS管(N2b)的源极。
所述P型互补输入差分对单元包括：第九PMOS管(P1a)、第十PMOS管(P1b)、第十一PMOS管(P2a)和第十二PMOS管(P2b)；其中，第九PMOS管(P1a)、第十PMOS管(P1b)的栅极都与输入全差分信号中的其中一个差分信号VINN相连，第十一PMOS管(P2a)、第十二PMOS管(P2b)的栅极都与前述输入全差分信号中的另一个差分信号VINP相连。
所述P型偏置尾电流晶体管单元包括：第一PMOS管(P5)、第二PMOS管(P6)、第三PMOS管(P7)和第四PMOS管(P8)；其中，第一PMOS管(P5)的栅极与第二PMOS管(P6)的栅极相连后再与所述第四NMOS管(N2b)的漏极相连，第三PMOS管(P7)的栅极与第四PMOS管(P8)的栅极相连后再与所述第二NMOS管(N1b)的漏极相连，第一PMOS管(P5)、第二PMOS管(P6)、第三PMOS管(P7)和第四PMOS管(P8)的源极接电源电压(VDD)。
所述P型共源共栅晶体管对单元包括：第五PMOS管(P3)、第六PMOS管(P4)、第七PMOS管(P9)和第八PMOS管(P10)；其中，第五PMOS管(P3)的栅极与第六PMOS管(P4)的栅极相连后接第二偏置电压(Vb3)，第七PMOS管(P9)的栅极与第八PMOS管(P10)的栅极相连后也接第二偏置电压(Vb3)，第五PMOS管(P3)的源极与所述第二PMOS管(P6)的漏极相连，第六PMOS管(P4)的源极与所述第三PMOS管(P7)的漏极相连，第五PMOS管(P3)的漏极与所述第四NMOS管(N2b)的漏极相连，第六PMOS管(P4)的漏极与所述第二NMOS管(N1b)的漏极相连，第七PMOS管(P9)的源极与所述第一NMOS管(N1a)的漏极相连后再与所述第一PMOS管(P5)的漏极相连，第八PMOS管(P10)的源极与所述第三NMOS管(N2a)的漏极相连后再与所述第四PMOS管(P8)的漏极相连。
所述P型偏置电压晶体管单元包括：第十三PMOS管(P0)；该第十三PMOS管(P0)栅极接共模控制信号(VCMFB)，源极接电源电压(VDD)，漏极接第九PMOS管(P1a)、第十PMOS管(P1b)、第十一PMOS管(P2a)和第十二PMOS管(P2b)的源极。
所述N型偏置尾电流晶体管单元包括：第六NMOS管(N5)、第七NMOS管(N6)、第八NMOS管(N7)和第九NMOS管(N8)；其中，第六NMOS管(N5)的栅极与第七NMOS管(N6)的栅极相连后再与所述第十二PMOS管(P2b)的漏极相连，第八NMOS管(N7)的栅极与第九NMOS管(N8)的栅极相连后再与所述第十PMOS管(P1b)的漏极相连，第六NMOS管(N5)、第七NMOS管(N6)，第八NMOS管(N7)和第九NMOS管(N8)的源极接地(GND)。
所述N型共源共栅晶体管对单元包括：第十NMOS管(N3)、第十一NMOS管(N4)、第十二NMOS管(N9)和第十三NMOS管(N10)；其中，第十NMOS管(N3)的栅极与第十一NMOS管(N4)的栅极相连后接第三偏置电压(Vb2)，第十二NMOS管(N9)的栅极与第十三NMOS管(N10)的栅极相连后也接第三偏置电压(Vb2)，第十NMOS管(N3)的源极与所述第七NMOS管(N6)的漏极相连，第十一NMOS管(N4)的源极与所述第八NMOS管(N7)的漏极相连，第十NMOS管(N3)的漏极与所述第十二PMOS管(P2b)的漏极相连，第十一NMOS管(N4)的漏极与所述第十PMOS管(P1b)的漏极相连，第十二NMOS管(N9)的源极与所述第九PMOS管(P1a)的漏极相连后再与所述第六NMOS管(N5)的漏极相连，第十三NMOS管(N10)的源极与所述第十一PMOS管(P2a)的漏极相连后再与所述第九NMOS管(N8)的漏极相连。
所述第七PMOS管(P9)的漏极和第十二NMOS管(N9)的漏极相连输出差分信号(VOUTP)，即第一输出差分信号VOUTP；所述第八PMOS管(P10)的漏极和第十三NMOS管(N10)的漏极相连输出另一个差分信号(VOUTN)，即第二输出差分信号VOUTN；所述差分信号VOUTP和VOUTN共同构成全差分输出信号。
可选地，所述数据驱动的运算放大器偏置电路包括：偏置电压产生电路、输入差分信号比较器和数据驱动电流支路。
在本发明实施例中，该OTA的偏置电路与常规偏置电路不同，在通常的提供运算放大器偏置电压的电路之外，还增加了一个数据驱动支路和两个比较器。晶体管M1、M2、M3、M4、M5、M6a、M6b、M7、M8、M9、M10、M11、M12、M13、M14、M15、M16、M17a、M17b、M18、M19、M20、M21、M22、M23、M24、MK3、MK4、MK5、MK6构成运算放大器偏置主电路，晶体管M24的栅极接偏置电压Vb1，晶体管M18、M23的栅极接偏置电压Vb2，晶体管M7、M12、M14、M19、M21的栅极接偏置电压Vb3，晶体管M13、M15、M20、M22的栅极接偏置电压Vb4。通过控制字EN3、EN4控制晶体管MK3、MK4的通断，可以选择性地使相互并联的M6a、M6b接入电路，从而改变偏置电压Vb3的值。通过控制字EN5、EN6控制晶体管MK5、MK6的通断，可以选择性地使相互并联的M17a、M17b接入电路，从而改变偏置电压Vb2的值。电流源I1为偏置电路提供常规的偏置电流。比较器COMP1的负输入端和比较器COMP2的正输入端接差分输入信号VINN，比较器COMP1的正输入端和比较器COMP2的负输入端接差分输入信号VINP。数据驱动支路由晶体管MS1、MS2、MS3、MS4、MK1、MK2和电流源I2、I3构成，晶体管MS1、MS3的栅极接比较器COMP1的输出，晶体管MS2、MS4的栅极接比较器COMP2的输出。当输入差分信号较大时，比较器COMP1和比较器COMP2中的其中一个会被触发，输出高电平，从而晶体管MS1和晶体管MS2中的其中一个、晶体管MS3和晶体管MS4中的其中一个会相应导通，电流源I2或I3的电流被加入到偏置电路中，从而提高OTA的速度。控制字EN1、EN2可选择性地使晶体管MK1、MK2导通，从而控制数据驱动支路电流的大小。下面将分别对所述数据驱动的运算放大器偏置电路中的各个电路的连接关系做详细介绍。
所述偏置电压产生电路包括：第一偏置电流源(I1)、第十四NMOS管(M1)、第十五NMOS管(M2)、第十六NMOS管(M3)、第十七NMOS管(M4)、第十八NMOS管(M8)、第十九NMOS管(M9)、第二十NMOS管(M10)、第二十一NMOS管(M11)、第二十二NMOS管(M16)、第二十三NMOS管(M17a)、第二十四NMOS管(M17b)、第二十五NMOS管(M18)、第二十六NMOS管(M23)、第二十七NMOS管(M24)、第二十八NMOS管(MK5)、第二十九NMOS管(MK6)、第十四PMOS管(M5)、第十五PMOS管(M6a)、第十六PMOS管(M6b)、第十七PMOS管(M7)、第十八PMOS管(M12)、第十九PMOS管(M13)、第二十PMOS管(M14)、第二十一PMOS管(M15)、第二十二PMOS管(M19)、第二十三PMOS管(M20)、第二十四PMOS管(M21)、第二十五PMOS管(M22)、第二十六PMOS管(MK3)和第二十七PMOS管(MK4)；
其中，第一偏置电流源(I1)负极与电源电压(VDD)相连，第一偏置电流源(I1)正极与第十四NMOS管(M1)的漏极相连后再与第十四NMOS管(M1)、第十五NMOS管(M2)、第十六NMOS管(M3)、第十七NMOS管(M4)、第十八NMOS管(M8)、第十九NMOS管(M9)、第二十NMOS管(M10)和第二十一NMOS管(M11)的栅极相连，第十四NMOS管(M1)的源极与第十五NMOS管(M2)的漏极相连，第十六NMOS管(M3)的源极与第十七NMOS管(M4)的漏极相连，第十八NMOS管(M8)的源极与第十九NMOS管(M9)的漏极相连，第二十NMOS管(M10)的源极与第二十一NMOS管(M11)的漏极相连，第二十二NMOS管(M16)的漏极和栅极相连后再与第二十三NMOS管(M17a)和第二十四NMOS管(M17b)的栅极相连，第二十二NMOS管(M16)的源极和第二十三NMOS管(M17a)和第二十四NMOS管(M17b)的漏极相连后再与第二十五NMOS管(M18)的源极相连，第二十三NMOS管(M17a)的源极与第二十八NMOS管(MK5)的漏极相连，第二十四NMOS管(M17b)的源极与第二十九NMOS管(MK6)的漏极相连，第二十八NMOS管(MK5)的栅极接第一控制字(EN5)，第二十九NMOS管(MK6)的栅极接第二控制字(EN6)，第二十五NMOS管(M18)的栅极与漏极相连后再与第二十六NMOS管(M23)的栅极相连作为第三偏置电压(Vb2)，第二十六NMOS管(M23)的漏极与第二十七NMOS管(M24)的栅极相连作为第一偏置电压(Vb1)，第二十六NMOS管(M23)的源极与第二十七NMOS管(M24)的漏极相连，第十五NMOS管(M2)、第十七NMOS管(M4)、第十九NMOS管(M9)、第二十一NMOS管(M11)、第二十七NMOS管(M24)、第二十八NMOS管(MK5)、第二十九NMOS管(MK6)的源极接地(GND)，第十四PMOS管(M5)的栅极和漏极与第十五PMOS管(M6a)的栅极和第十六PMOS管(M6b)的栅极相连后再与前述第十六NMOS管(M3)的漏极相连，第十四PMOS管(M5)的源极与第十五PMOS管(M6a)的漏极和第十六PMOS管(M6b)的漏极相连后再与第十七PMOS管(M7)的源极相连，第十五PMOS管(M6a)的源极与第二十六PMOS管(MK3)的漏极相连，第十六PMOS管(M6b)的源极与第二十七PMOS管(MK4)的漏极相连，第二十六PMOS管(MK3)的栅极接第三控制字(EN3)，第二十七PMOS管(MK4)栅极接第四控制字(EN4)，第十七PMOS管(M7)的栅极和漏极相连后再与前述第十八NMOS管(M8)的漏极相连作为第二偏置电压(Vb3)，该第二偏置电压(Vb3)与第十八PMOS管(M12)、第二十PMOS管(M14)、第二十二PMOS管(M19)和第二十四PMOS管(M21)的栅极相连，第十八PMOS管(M12)的漏极与前述第二十NMOS管(M10)的漏极相连，第十八PMOS管(M12)的源极与第十九PMOS管(M13)的漏极相连，第十九PMOS管(M13)的栅极与第二十一PMOS管(M15)的栅极相连后再与第十八PMOS管(M12)的漏极相连作为第四偏置电压(Vb4)，该第四偏置电压(Vb4)与第二十三PMOS管(M20)和第二十五PMOS管(M22)的栅极相连，第二十PMOS管(M14)的源极与第二十一PMOS管(M15)的漏极相连，第二十PMOS管(M14)的漏极与前述第二十二NMOS管(M16)的漏极相连，第二十二PMOS管(M19)的源极与第二十三PMOS管(M20)的漏极相连，第二十二PMOS管(M19)的漏极与前述第二十五NMOS管(M18)的漏极相连，第二十四PMOS管(M21)的源极与第二十五PMOS管(M22)的漏极相连，第二十四PMOS管(M21)的漏极与前述第二十六NMOS管(M23)的漏极相连，第十九PMOS管(M13)、第二十一PMOS管(M15)、第二十三PMOS管(M20)、第二十五PMOS管(M22)、第二十六PMOS管(MK3)、第二十七PMOS管(MK4)的源极接电源电压(VDD)。
所述输入差分信号比较器包括：两个比较器(COMP1、COMP2)，即第一比较器COMP1和第二比较器COMP2；其中，第一比较器(COMP1)的负输入端和第二比较器(COMP2)的正输入端接输入差分信号VINN(即第一差分信号VINN)，第一比较器(COMP1)的正输入端和第二比较器(COMP2)的负输入端接输入差分信号VINP(即第二差分信号VINP)，第一比较器(COMP1)输出第一控制信号VC1，第二比较器(COMP2)输出第二控制信号VC2。
所述数据驱动电流支路包括：第二偏置电流源(I2)、第三偏置电流源(I3)、第三十NMOS管(MS1)、第三十一NMOS管(MS2)，第三十二NMOS管(MS3)、第三十三NMOS管(MS4)、第三十四NMOS管(MK1)和第三十五NMOS管(MK2)；
其中，第二偏置电流源(I2)负极和第三偏置电流源(I3)负极与电源电压(VDD)相连，第三十NMOS管(MS1)的源极与第三十一NMOS管(MS2)的源极相连后再与第二偏置电流源(I2)正极相连，第三十NMOS管(MS1)的栅极接第一控制信号VC1，第三十一NMOS管(MS2)的栅极接第二控制信号VC2，第三十NMOS管(MS1)的漏极与第三十一NMOS管(MS2)的漏极相连后再与第三十四NMOS管(MK1)的漏极相连，第三十四NMOS管(MK1)的栅极接第五控制字(EN1)，第三十二NMOS管(MS3)的源极与第三十三NMOS管(MS4)的源极相连后再与第三偏置电流源(I3)正极相连，第三十二NMOS管(MS3)的栅极接第一控制信号VC1，第三十三NMOS管(MS4)的栅极接第二控制信号VC2，第三十二NMOS管(MS3)的漏极与第三十三NMOS管(MS4)的漏极相连后再与第三十五NMOS管(MK2)的漏极相连，第三十五NMOS管(MK2)的栅极接第六控制字(EN2)，第三十四NMOS管(MK1)的源极和第三十五NMOS管(MK2)的源极与前述第十四NMOS管(M1)的漏极相连。
可选地，所述第一比较器和第二比较器均包括：比较器主电路和偏置电流可调的偏置电路。
在本发明实施例中，图2是本发明中比较器的电路图。比较器的主电路也采用互补输入循环结构，由晶体管MK7、MK8、PC0a、PC0b、PC1a、PC1b、PC2a、PC2b、PC3、PC4、PC5、PC6、PC7、PC8、PC9、PC10、NC0、NC1a、NC1b、NC2a、NC2b、NC3、NC4、NC5、NC6、NC7、NC8、NC9、NC10构成。根据不同的应用需求，通过控制字EN7、EN8控制晶体管MK7、MK8的通断，可选择性地将晶体管PC0a或PC0b接入电路，以调整P输入支路的偏置电流，改变比较器的打开阈值。晶体管MC1、MC2、MC3、MC4、MC5、MC6、MC7、MC8、MC9、MC10、MC11、MC12、MC13、MC14、MC15、MC16、MC17、MC18、MC19、MC20、MC21、MC22、MC23、MC24构成比较器偏置主电路。比较器的偏置电流由电流源IC1、IC2提供，根据不同的应用需求，通过控制字EN9、EN10控制晶体管MK9、MK10的通断，可调整比较器偏置电流的大小，从而调整比较器的速度。通过控制字EN7、EN8、EN9、EN10的设置，可以控制大电流的工作窗口。
所述比较器主电路包括：第三十六NMOS管(NC1a)、第三十七NMOS管(NC1b)、第三十八NMOS管(NC2a)、第三十九NMOS管(NC2b)、第四十NMOS管(NC0)、第四十一NMOS管(NC5)、第四十二NMOS管(NC6)，第四十三NMOS管(NC7)，第四十四NMOS管(NC8)、第四十五NMOS管(NC3)、第四十六NMOS管(NC4)、第四十七NMOS管(NC9)、第四十八NMOS管(NC10)、第二十八PMOS管(PC5)、第二十九PMOS管(PC6)、第三十PMOS管(PC7)、第三十一PMOS管(PC8)、第三十二PMOS管(PC3)、第三十三PMOS管(PC4)、第三十四PMOS管(PC9)、第三十五PMOS管(PC10)、第三十六PMOS管(PC1a)、第三十七PMOS管(PC1b)、第三十八PMOS管(PC2a)、第三十九PMOS管(PC2b)、第四十PMOS管(PC0a)、第四十一PMOS管(PC0b)、第四十二PMOS管(MK7)和第四十三PMOS管(MK8)；
其中，第三十六NMOS管(NC1a)、第三十七NMOS管(NC1b)的栅极都与输入全差分信号中的其中一个差分信号VCN(即第三差分信号VCN)相连，第三十八NMOS管(NC2a)、第三十九NMOS管(NC2b)的栅极都与前述输入全差分信号中的另一个差分信号VCP(即第四差分信号VCP)相连，第四十NMOS管(NC0)栅极接第五偏置电压(VCb1)，源极接地(GND)，漏极接第三十六NMOS管(NC1a)、第三十七NMOS管(NC1b)、第三十八NMOS管(NC2a)和第三十九NMOS管(NC2b)的源极，第二十八PMOS管(PC5)的栅极与第二十九PMOS管(PC6)的栅极相连后再与第三十九NMOS管(NC2b)的漏极相连，第二十八PMOS管(PC5)、第二十九PMOS管(PC6)、第三十PMOS管(PC7)和第三十一PMOS管(PC8)的源极接电源电压(VDD)，第三十二PMOS管(PC3)的栅极与第三十三PMOS管(PC4)的栅极相连后接第六偏置电压(VCb3)，第三十四PMOS管(PC9)的栅极与第三十五PMOS管(PC10)的栅极相连后也接第六偏置电压(VCb3)，第三十二PMOS管(PC3)的源极与第二十九PMOS管(PC6)的漏极相连，第三十三PMOS管(PC4)的源极与第三十PMOS管(PC7)的漏极相连，第三十二PMOS管(PC3)的漏极与第三十九NMOS管(NC2b)的漏极相连，第三十三PMOS管(PC4)的漏极与第三十七NMOS管(NC1b)的漏极相连，第三十四PMOS管(PC9)的源极与第三十六NMOS管(NC1a)的漏极相连后再与第二十八PMOS管(PC5)的漏极相连，第三十五PMOS管(PC10)的源极与第三十八NMOS管(NC2a)的漏极相连后再与第三十一PMOS管(PC8)的漏极相连，第三十六PMOS管(PC1a)、第三十七PMOS管(PC1b)的栅极都与输入全差分信号中的其中一个差分信号VCN(即第三差分信号VCN)相连，第三十八PMOS管(PC2a)、第三十九PMOS管(PC2b)的栅极都与前述输入全差分信号中的另一个差分信号VCP(即第四差分信号VCP)相连，第四十PMOS管(PC0a)和第四十一PMOS管(PC0b)的栅极接第七偏置电压(VCb4)，第四十PMOS管(PC0a)的源极接第四十二PMOS管(MK7)的漏极，第四十一PMOS管(PC0b)的源极接第四十三PMOS管(MK8)的漏极，第四十二PMOS管(MK7)的栅极接第七控制字(EN7)，第四十三PMOS管(MK8)的栅极接第八控制字(EN8)，第四十二PMOS管(MK7)和第四十三PMOS管(MK8)的源极接电源电压(VDD)，第四十PMOS管(PC0a)和第四十一PMOS管(PC0b)的漏极接第三十六PMOS管(PC1a)、第三十七PMOS管(PC1b)、第三十八PMOS管(PC2a)和第三十九PMOS管(PC2b)的源极，第四十一NMOS管(NC5)的栅极与第四十二NMOS管(NC6)的栅极相连后再与第三十九PMOS管(PC2b)的漏极相连，第四十三NMOS管(NC7)的栅极与第四十四NMOS管(NC8)的栅极相连后再与第三十七PMOS管(PC1b)的漏极相连，第四十一NMOS管(NC5)、第四十二NMOS管(NC6)，第四十三NMOS管(NC7)和第四十四NMOS管(NC8)的源极接地(GND)，第四十五NMOS管(NC3)的栅极与第四十六NMOS管(NC4)的栅极相连后接第八偏置电压(VCb2)，第四十七NMOS管(NC9)的栅极与第四十八NMOS管(NC10)的栅极相连后也接第八偏置电压(VCb2)，第四十五NMOS管(NC3)的源极与第四十二NMOS管(NC6)的漏极相连，第四十六NMOS管(NC4)的源极与第四十三NMOS管(NC7)的漏极相连，第四十五NMOS管(NC3)的漏极与第三十九PMOS管(PC2b)的漏极相连，第四十六NMOS管(NC4)的漏极与第三十七PMOS管(PC1b)的漏极相连，第四十七NMOS管(NC9)的源极与第三十六PMOS管(PC1a)的漏极相连后再与第四十一NMOS管(NC5)的漏极相连，第四十八NMOS管(NC10)的源极与第三十八PMOS管(PC2a)的漏极相连后再与第四十四NMOS管(NC8)的漏极相连，第四十八NMOS管(NC10)的漏极和第三十五PMOS管(PC10)的漏极相连后再与第三十PMOS管(PC7)的栅极和第三十一PMOS管(PC8)的栅极相连，第四十七NMOS管(NC9)与第三十四PMOS管(PC9)相连作为比较器输出VCOUT。
所述偏置电流可调的偏置电路包括：第四偏置电流源(IC1)、第五偏置电流源(IC2)、第四十九NMOS管(MC1)、第五十NMOS管(MC2)、第五十一NMOS管(MC3)、第五十二NMOS管(MC4)、第五十三NMOS管(MC8)、第五十四NMOS管(MC9)、第五十五NMOS管(MC10)、第五十六NMOS管(MC11)、第五十七NMOS管(MC16)、第五十八NMOS管(MC17)、第五十九NMOS管(MC18)、第六十NMOS管(MC23)、第六十一NMOS管(MC24)、第六十二NMOS管(MK9)、第六十三NMOS管(MK10)、第四十四PMOS管(MC5)、第四十五PMOS管(MC6)、第四十六PMOS管(MC7)、第四十七PMOS管(MC12)、第四十八PMOS管(MC13)、第四十九PMOS管(MC14)、第五十PMOS管(MC15)、第五十一PMOS管(MC19)、第五十二PMOS管(MC20)、第五十三PMOS管(MC21)和第五十四PMOS管(MC22)；
其中，第四偏置电流源(IC1)负极和第五偏置电流源(IC2)负极与电源电压(VDD)相连，第四十九NMOS管(MC1)的漏极与第四十九NMOS管(MC1)、第五十NMOS管(MC2)、第五十一NMOS管(MC3)、第五十二NMOS管(MC4)、第五十三NMOS管(MC8)、第五十四NMOS管(MC9)、第五十五NMOS管(MC10)和第五十六NMOS管(MC11)的栅极相连，第四十九NMOS管(MC1)的源极与第五十NMOS管(MC2)的漏极相连，第五十一NMOS管(MC3)的源极与第五十二NMOS管(MC4)的漏极相连，第五十三NMOS管(MC8)的源极与第五十四NMOS管(MC9)的漏极相连，第五十五NMOS管(MC10)的源极与第五十六NMOS管(MC11)的漏极相连，第五十七NMOS管(MC16)的漏极和栅极相连后再与第五十八NMOS管(MC17)的栅极相连，第五十七NMOS管(MC16)的源极和第五十八NMOS管(MC17)的漏极相连后再与第五十九NMOS管(MC18)的源极相连，第五十九NMOS管(MC18)的栅极与漏极相连后再与第六十NMOS管(MC23)的栅极相连作为第八偏置电压(VCb2)，第六十NMOS管(MC23)的漏极与第六十一NMOS管(MC24)的栅极相连作为第五偏置电压(VCb1)，第六十NMOS管(MC23)的源极与第六十一NMOS管(MC24)的漏极相连，第五十NMOS管(MC2)、第五十二NMOS管(MC4)、第五十四NMOS管(MC9)、第五十六NMOS管(MC11)、第五十八NMOS管(MC17)、第六十一NMOS管(MC24)的源极接地(GND)，第四十四PMOS管(MC5)的栅极与第四十五PMOS管(MC6)的栅极和漏极相连后再与前述第五十一NMOS管(MC3)的漏极相连，第四十四PMOS管(MC5)的源极与第四十五PMOS管(MC6)的漏极相连后再与第四十六PMOS管(MC7)的源极相连，第四十六PMOS管(MC7)的栅极和漏极相连后再与前述第五十三NMOS管(MC8)的漏极相连作为第六偏置电压(VCb3)，该第二偏置电压(Vb3)与第四十七PMOS管(MC12)、第四十九PMOS管(MC14)、第五十一PMOS管(MC19)和第五十三PMOS管(MC21)的栅极相连，第四十七PMOS管(MC12)的漏极与前述第五十五NMOS管(MC10)的漏极相连，第四十七PMOS管(MC12)的源极与第四十八PMOS管(MC13)的漏极相连，第四十八PMOS管(MC13)的栅极与第五十PMOS管(MC15)的栅极相连后再与第四十七PMOS管(MC12)的漏极相连作为第七偏置电压(VCb4)，该第四偏置电压(Vb4)与第五十二PMOS管(MC20)和第五十四PMOS管(MC22)的栅极相连，第四十九PMOS管(MC14)的源极与第五十PMOS管(MC15)的漏极相连，第四十九PMOS管(MC14)的漏极与前述第五十七NMOS管(MC16)的漏极相连，第五十一PMOS管(MC19)的源极与第五十二PMOS管(MC20)的漏极相连，第五十一PMOS管(MC19)的漏极与前述第五十九NMOS管(MC18)的漏极相连，第五十三PMOS管(MC21)的源极与第五十四PMOS管(MC22)的漏极相连，第五十三PMOS管(MC21)的漏极与前述第六十NMOS管(MC23)的漏极相连，第四十五PMOS管(MC6)、第四十八PMOS管(MC13)、第五十PMOS管(MC15)、第五十二PMOS管(MC20)、第五十四PMOS管(MC22)的源极接电源电压(VDD)，第四偏置电流源(IC1)的正极与第六十二NMOS管(MK9)的漏极相连，第六十二NMOS管(MK9)的栅极接第九控制字(EN9)，第五偏置电流源(IC2)的正极与第六十三NMOS管(MK10)的漏极相连，第六十三NMOS管(MK10)的栅极接第十控制字(EN10)，第六十二NMOS管(MK9)的源极和第六十三NMOS管(MK10)的源极与第四十九NMOS管(MC1)的漏极相连。
可选地，所述N型和P型互补输入的循环折叠跨导运算放大器电路还包括：共模反馈电路；所述共模反馈电路包括：全差分信号与共模信号输入晶体管单元、偏置电压晶体管单元和共模反馈控制信号产生单元。
在本发明实施例中，图3是共模反馈电路连接图。N型晶体管M25、M26、M27、M28为共模反馈电路的输入晶体管，其中晶体管M25的栅极接全差分输出信号VOUTN，晶体管M28的栅极接另一路全差分输出信号VOUTP，晶体管M26和M27的栅极接共模输入电压VCM。晶体管M29和M30为输入晶体管提供偏置电流，M29和M30的栅极接偏置电压Vb1。输入晶体管M25、M28和M26、M27的电压差经过晶体管M31、M32和串接电阻R1、R2产生图1中OTA所用的共模控制信号VCMFB。VDD和GND可以分别为2.5V和0V的电源电压。
所述全差分信号与共模信号输入晶体管单元包括：第六十四NMOS管(M25)、第六十五NMOS管(M26)、第六十六NMOS管(M27)和第六十七NMOS管(M28)；
其中，第六十四NMOS管(M25)的栅极接所述输出差分信号VOUTN，第六十七NMOS管(M28)的栅极接所述另一个输出差分信号VOUTP，第六十五NMOS管(M26)的栅极与第六十六NMOS管(M27)的栅极相连后接共模输入电压(VCM)。
所述偏置电压晶体管单元包括：第六十八NMOS管(M29)和第六十九NMOS管(M30)；
其中，第六十八NMOS管(M29)的漏极与所述第六十四NMOS管(M25)的源极和第六十五NMOS管(M26)的源极相连，第六十九NMOS管(M30)的漏极与所述第六十六NMOS管(M27)的源极和第六十七NMOS管(M28)的源极相连，第六十八NMOS管(M29)的栅极与第六十九NMOS管(M30)的栅极相连后与所述第一偏置电压(Vb1)相连，第六十八NMOS管(M29)的源极与第六十九NMOS管(M30)的源极接地(GND)。
所述共模反馈控制信号产生单元包括：第五十五PMOS管(M31)、第五十六PMOS管(M32)以及两个串接的电阻，即相互串接的第一电阻R1和第二电阻R2；
其中，第五十五PMOS管(M31)的栅极与第五十六PMOS管(M32)的栅极相连后与电阻R1和电阻R2的串接端相连，第五十五PMOS管(M31)的漏极与电阻R1的非串接端相连后再与所述第六十四NMOS管(M25)的漏极和第六十七NMOS管(M28)的漏极相连后接共模控制信号(VCMFB)，第五十六PMOS管(M32)的漏极与电阻R2的非串接端相连后再与所述第六十五NMOS管(M26)的漏极和第六十六NMOS管(M27)的漏极相连，第五十五PMOS管(M31)的源极与第五十六PMOS管(M32)的源极接电源电压(VDD)。
本发明实施例包括：相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路以及数据驱动的运算放大器偏置电路；所述数据驱动的运算放大器偏置电路包括输入差分信号比较器；所述输入差分信号比较器，用于检测输入差分信号，并当所述输入差分信号大于或等于所述输入差分信号比较器的打开阈值时增大电路的偏置电流，当所述输入差分信号小于所述输入差分信号比较器的打开阈值时，保持电路的偏置电流不会变。通过该实施例方案，提高了高性能开关电容电路的速度，并降低了功耗、提高了良率，具有高速、高线性度的优点。
本发明实施例将差分输入信号通过比较器(COMP1、COMP2)进行比较，用来检测闭环放大器正负输入端(VINN、VINP)虚地状态，比较器的输出电平用于控制电流源，如比较器的输出电平控制开关(MS1，MS2)，可在差分输入信号较大时增大偏置电流，提高电路的速度，并且可根据应用需求动态调整放大器电流大小，以及比较器打开阈值和比较器速度，控制大电流的工作窗口。本电路适用于负载电容较大的开关电容电路，如模数转换电路、滤波器等，可提高电路的速度，并降低功耗，提高良率，通过配置满足不同应用需求，符合集成电路目前研究和发展的方向。
虽然本发明实施例所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明实施例。任何本发明实施例所属领域内的技术人员，在不脱离本发明实施例所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明实施例的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种数据驱动的运算放大器，其特征在于，所述运算放大器包括：相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路以及数据驱动的运算放大器偏置电路；所述数据驱动的运算放大器偏置电路包括输入差分信号比较器；
所述输入差分信号比较器，用于检测输入差分信号，并当所述输入差分信号大于或等于所述输入差分信号比较器的打开阈值时增大电路的偏置电流，当所述输入差分信号小于所述输入差分信号比较器的打开阈值时，保持电路的偏置电流不会变。
2.根据权利要求1所述的数据驱动的运算放大器，其特征在于，所述N型和P型互补输入的循环折叠跨导运算放大器电路包括：
N型互补输入差分对单元以及与所述N型互补输入差分对单元连接的N型偏置电压晶体管单元、N型偏置尾电流晶体管单元和N型共源共栅晶体管对单元；以及，
P型互补输入差分对单元以及与所述P型互补输入差分对单元连接的P型偏置电压晶体管单元、P型偏置尾电流晶体管单元和P型共源共栅晶体管对单元。
3.根据权利要求2所述的数据驱动的运算放大器，其特征在于，
所述N型互补输入差分对单元包括：第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；其中，所述第一NMOS管和所述第二NMOS管的栅极均接所述输入差分信号中的第一差分信号VINN；所述第三NMOS管和所述第四NMOS管的栅极均接所述输入差分信号中的第二差分信号VINP；
所述N型偏置电压晶体管单元包括：第五NMOS管；所述第五NMOS管的栅极与第一偏置电压相连，源极接地，漏极与所述第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的源极相连。
4.根据权利要求3所述的数据驱动的运算放大器，其特征在于，
所述P型互补输入差分对单元包括：第九PMOS管、第十PMOS管、第十一PMOS管和第十二PMOS管；其中，所述第九PMOS管和所述第十PMOS管的栅极均接所述第一差分信号VINN；所述第十一PMOS管和所述第十二PMOS管的栅极均接所述第二差分信号VINP；
所述P型偏置尾电流晶体管单元包括：第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；其中，所述第一PMOS管的栅极与所述第二PMOS管的栅极相连后再与所述第四NMOS管的漏极相连，所述第三PMOS管的栅极与所述第四PMOS管的栅极相连后再与所述第二NMOS管的漏极相连，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管和所述第四PMOS管的源极与电源电压相连；
所述P型共源共栅晶体管对单元包括：第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管；其中，所述第五PMOS管的栅极与所述第六PMOS管的栅极相连后与第二偏置电压相连；所述第七PMOS管的栅极与所述第八PMOS管的栅极相连后也与所述第二偏置电压相连；所述第五PMOS管的源极与所述第二PMOS管的漏极相连，所述第六PMOS管的源极与所述第三PMOS管的漏极相连，所述第五PMOS管的漏极与所述第四NMOS管的漏极相连，所述第六PMOS管的漏极与所述第二NMOS管的漏极相连，所述第七PMOS管的源极与所述第一NMOS管的漏极相连后再与所述第一PMOS管的漏极相连，所述第八PMOS管的源极与所述第三NMOS管的漏极相连后再与所述第四PMOS管的漏极相连；
所述P型偏置电压晶体管单元包括：第十三PMOS管；所述第十三PMOS管的栅极与共模控制信号相连，源极与所述电源电压相连，漏极与所述第九PMOS管、所述第十PMOS管、所述第十一PMOS管和所述第十二PMOS管的源极相连。
5.根据权利要求4所述的数据驱动的运算放大器，其特征在于，
所述N型偏置尾电流晶体管单元包括：第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；其中所述第六NMOS管的栅极与所述第七NMOS管的栅极相连后再与所述第十二PMOS管的漏极相连，所述第八NMOS管的栅极与所述第九NMOS管的栅极相连后再与所述第十PMOS管的漏极相连，所述第六NMOS管、所述第七NMOS管、所述第八NMOS管和所述第九NMOS管的源极接地；
所述N型共源共栅晶体管对单元包括：第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管；其中，所述第十NMOS管的栅极与所述第十一NMOS管的栅极相连后与第三偏置电压相连，所述第十二NMOS管的栅极与所述第十三NMOS管的栅极相连后也与所述第三偏置电压相连，所述第十NMOS管的源极与所述第七NMOS管的漏极相连，所述第十一NMOS管的源极与所述第八NMOS管的漏极相连，所述第十NMOS管的漏极与所述第十二PMOS管的漏极相连，所述第十一NMOS管的漏极与所述第十PMOS管的漏极相连，所述第十二NMOS管的源极与所述第九PMOS管的漏极相连后再与所述第六NMOS管的漏极相连，所述第十三NMOS管的源极与所述第十一PMOS管的漏极相连后再与所述第九NMOS管的漏极相连。
6.根据权利要求5所述的数据驱动的运算放大器，其特征在于，
所述第七PMOS管的漏极和所述第十二NMOS管的漏极相连输出第一输出差分信号VOUTP，所述第八PMOS管的漏极和所述第十三NMOS管的漏极相连输出第二输出差分信号VOUTN，所述第一输出差分信号VOUTP和所述第二输出差分信号VOUTN共同构成全差分输出信号。
7.根据权利要求1或5所述的数据驱动的运算放大器，其特征在于，所述数据驱动的运算放大器偏置电路包括：偏置电压产生电路、输入差分信号比较器和数据驱动电流支路。
8.根据权利要求7所述的数据驱动的运算放大器，其特征在于，
所述偏置电压产生电路包括：第一偏置电流源、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十六PMOS管和第二十七PMOS管；
其中，所述第一偏置电流源负极与所述电源电压相连，所述第一偏置电流源正极与所述第十四NMOS管的漏极相连后再与所述第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第二十一NMOS管的栅极相连，所述第十四NMOS管的源极与所述第十五NMOS管的漏极相连，所述第十六NMOS管的源极与所述第十七NMOS管的漏极相连，所述第十八NMOS管的源极与所述第十九NMOS管的漏极相连，所述第二十NMOS管的源极与所述第二十一NMOS管的漏极相连，所述第二十二NMOS管的漏极和栅极相连后再与所述第二十三NMOS管和所述第二十四NMOS管的栅极相连，所述第二十二NMOS管的源极与所述第二十三NMOS管和所述第二十四NMOS管的漏极相连后再与所述第二十五NMOS管的源极相连，所述第二十三NMOS管的源极与所述第二十八NMOS管的漏极相连，所述第二十四NMOS管的源极与所述第二十九NMOS管的漏极相连，所述第二十八NMOS管的栅极接第一控制字，所述第二十九NMOS管的栅极接第二控制字，所述第二十五NMOS管的栅极与漏极相连后再与第二十六NMOS管的栅极相连作为所述第三偏置电压，所述第二十六NMOS管的漏极与所述第二十七NMOS管的栅极相连作为所述第一偏置电压，所述第二十六NMOS管的源极与所述第二十七NMOS管的漏极相连，所述第十五NMOS管、第十七NMOS管、第十九NMOS管、第二十一NMOS管、第二十七NMOS管、第二十八NMOS管和第二十九NMOS管的源极接地，所述第十四PMOS管的栅极和漏极与所述第十五PMOS管的栅极和所述第十六PMOS管的栅极相连后再与所述第十六NMOS管的漏极相连，所述第十四PMOS管的源极与所述第十五PMOS管的漏极和所述第十六PMOS管的漏极相连后再与所述第十七PMOS管的源极相连，所述第十五PMOS管的源极与第二十六PMOS管的漏极相连，第十六PMOS管的源极与所述第二十七PMOS管的漏极相连，所述第二十六PMOS管的栅极接第三控制字，所述第二十七PMOS管的栅极接第四控制字，所述第十七PMOS管的栅极和漏极相连后再与所述第十八NMOS管的漏极相连作为所述第二偏置电压，所述第二偏置电压与所述第十八PMOS管、第二十PMOS管、第二十二PMOS管和第二十四PMOS管的栅极相连，所述第十八PMOS管的漏极与所述第二十NMOS管的漏极相连，所述第十八PMOS管的源极与所述第十九PMOS管的漏极相连，所述第十九PMOS管的栅极与所述第二十一PMOS管的栅极相连后再与所述第十八PMOS管的漏极相连作为第四偏置电压，所述第四偏置电压与所述第二十三PMOS管和第二十五PMOS管的栅极相连，所述第二十PMOS管的源极与所述第二十一PMOS管的漏极相连，所述第二十PMOS管的漏极与所述第二十二NMOS管的漏极相连，所述第二十二PMOS管的源极与所述第二十三PMOS管的漏极相连，所述第二十二PMOS管的漏极与所述第二十五NMOS管的漏极相连，所述第二十四PMOS管的源极与所述第二十五PMOS管的漏极相连，所述第二十四PMOS管的漏极与所述第二十六NMOS管的漏极相连，所述第十九PMOS管、第二十一PMOS管、第二十三PMOS管、第二十五PMOS管、第二十六PMOS管、第二十七PMOS管的源极接所述电源电压；
所述输入差分信号比较器包括：第一比较器和第二比较器；其中，所述第一比较器的负输入端和所述第二比较器的正输入端接所述第一差分信号VINN，所述第一比较器的正输入端和所述第二比较器的负输入端接所述第二差分信号VINP，所述第一比较器输出第一控制信号VC1，所述第二比较器输出第二控制信号VC2；
所述数据驱动电流支路包括：第二偏置电流源、第三偏置电流源、第三十NMOS管、第三十一NMOS管，第三十二NMOS管、第三十三NMOS管、第三十四NMOS管和第三十五NMOS管；
其中，所述第二偏置电流源负极和所述第三偏置电流源负极与所述电源电压相连，所述第三十NMOS管的源极与所述第三十一NMOS管的源极相连后再与所述第二偏置电流源正极相连，所述第三十NMOS管的栅极接所述第一控制信号VC1，所述第三十一NMOS管的栅极接所述第二控制信号VC2，所述第三十NMOS管的漏极与所述第三十一NMOS管的漏极相连后再与所述第三十四NMOS管的漏极相连，所述第三十四NMOS管的栅极接所述第五控制字，所述第三十二NMOS管的源极与所述第三十三NMOS管的源极相连后再与所述第三偏置电流源正极相连，所述第三十二NMOS管的栅极接所述第一控制信号VC1，所述第三十三NMOS管的栅极接所述第二控制信号VC2，所述第三十二NMOS管的漏极与所述第三十三NMOS管的漏极相连后再与所述第三十五NMOS管的漏极相连，所述第三十五NMOS管的栅极接第六控制字，所述第三十四NMOS管的源极和所述第三十五NMOS管的源极与所述第十四NMOS管的漏极相连。
9.根据权利要求8所述的数据驱动的运算放大器，其特征在于，所述第一比较器和第二比较器均包括：比较器主电路和偏置电流可调的偏置电路；
所述比较器主电路包括：第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四十一NMOS管、第四十二NMOS管、第四十三NMOS管、第四十四NMOS管、第四十五NMOS管、第四十六NMOS管、第四十七NMOS管、第四十八NMOS管、第二十八PMOS管、第二十九PMOS管、第三十PMOS管、第三十一PMOS管、第三十二PMOS管、第三十三PMOS管、第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第三十七PMOS管、第三十八PMOS管、第三十九PMOS管、第四十PMOS管、第四十一PMOS管、第四十二PMOS管和第四十三PMOS管；
其中，所述第三十六NMOS管、第三十七NMOS管的栅极均与所述输入差分信号中的第三差分信号VCN相连，所述第三十八NMOS管、第三十九NMOS管的栅极均与所述输入差分信号中的第四差分信号VCP相连，所述第四十NMOS管栅极接第五偏置电压，源极接地，漏极接所述第三十六NMOS管、第三十七NMOS管、第三十八NMOS管和第三十九NMOS管的源极，所述第二十八PMOS管的栅极与所述第二十九PMOS管的栅极相连后再与所述第三十九NMOS管的漏极相连，所述第二十八PMOS管、第二十九PMOS管、第三十PMOS管和第三十一PMOS管的源极接电源电压，所述第三十二PMOS管的栅极与所述第三十三PMOS管的栅极相连后接第六偏置电压，所述第三十四PMOS管的栅极与所述第三十五PMOS管的栅极相连后也接所述第六偏置电压，所述第三十二PMOS管的源极与所述第二十九PMOS管的漏极相连，所述第三十三PMOS管的源极与所述第三十PMOS管的漏极相连，所述第三十二PMOS管的漏极与所述第三十九NMOS管的漏极相连，所述第三十三PMOS管的漏极与所述第三十七NMOS管的漏极相连，所述第三十四PMOS管的源极与所述第三十六NMOS管的漏极相连后再与所述第二十八PMOS管的漏极相连，所述第三十五PMOS管的源极与所述第三十八NMOS管的漏极相连后再与所述第三十一PMOS管的漏极相连，所述第三十六PMOS管和第三十七PMOS管的栅极都与所述第三差分信号VCN相连，所述第三十八PMOS管和第三十九PMOS管的栅极均与所述第四差分信号VCP相连，所述第四十PMOS管和第四十一PMOS管的栅极接第七偏置电压，所述第四十PMOS管的源极接所述第四十二PMOS管的漏极，所述第四十一PMOS管的源极接所述第四十三PMOS管的漏极，所述第四十二PMOS管的栅极接第七控制字，所述第四十三PMOS管的栅极接第八控制字，所述第四十二PMOS管和第四十三PMOS管的源极接所述电源电压，所述第四十PMOS管和第四十一PMOS管的漏极接所述第三十六PMOS管、第三十七PMOS管、第三十八PMOS管和第三十九PMOS管的源极，所述第四十一NMOS管的栅极与所述第四十二NMOS管的栅极相连后再与所述第三十九PMOS管的漏极相连，所述第四十三NMOS管的栅极与所述第四十四NMOS管的栅极相连后再与所述第三十七PMOS管的漏极相连，所述第四十一NMOS管、第四十二NMOS管、第四十三NMOS管和第四十四NMOS管的源极接地，所述第四十五NMOS管的栅极与所述第四十六NMOS管的栅极相连后接第八偏置电压，所述第四十七NMOS管的栅极与所述第四十八NMOS管的栅极相连后也接所述第八偏置电压，所述第四十五NMOS管的源极与所述第四十二NMOS管的漏极相连，所述第四十六NMOS管的源极与所述第四十三NMOS管的漏极相连，所述第四十五NMOS管的漏极与所述第三十九PMOS管的漏极相连，所述第四十六NMOS管的漏极与所述第三十七PMOS管的漏极相连，所述第四十七NMOS管的源极与所述第三十六PMOS管的漏极相连后再与所述第四十一NMOS管的漏极相连，所述第四十八NMOS管的源极与所述第三十八PMOS管的漏极相连后再与所述第四十四NMOS管的漏极相连，所述第四十八NMOS管的漏极和所述第三十五PMOS管的漏极相连后再与所述第三十PMOS管的栅极和所述第三十一PMOS管的栅极相连，所述第四十七NMOS管与所述第三十四PMOS管相连作为比较器输出VCOUT；
所述偏置电流可调的偏置电路包括：第四偏置电流源、第五偏置电流源、第四十九NMOS管、第五十NMOS管、第五十一NMOS管、第五十二NMOS管、第五十三NMOS管、第五十四NMOS管、第五十五NMOS管、第五十六NMOS管、第五十七NMOS管、第五十八NMOS管、第五十九NMOS管、第六十NMOS管、第六十一NMOS管、第六十二NMOS管、第六十三NMOS管、第四十四PMOS管、第四十五PMOS管、第四十六PMOS管、第四十七PMOS管、第四十八PMOS管、第四十九PMOS管、第五十PMOS管、第五十一PMOS管、第五十二PMOS管、第五十三PMOS管和第五十四PMOS管；
其中，所述第四偏置电流源负极和所述第五偏置电流源负极与所述电源电压相连，所述第四十九NMOS管的漏极与所述第四十九NMOS管、第五十NMOS管、第五十一NMOS管、第五十二NMOS管、第五十三NMOS管、第五十四NMOS管、第五十五NMOS管和第五十六NMOS管的栅极相连，所述第四十九NMOS管的源极与所述第五十NMOS管的漏极相连，所述第五十一NMOS管的源极与所述第五十二NMOS管的漏极相连，所述第五十三NMOS管的源极与所述第五十四NMOS管的漏极相连，所述第五十五NMOS管的源极与所述第五十六NMOS管的漏极相连，所述第五十七NMOS管的漏极和栅极相连后再与所述第五十八NMOS管的栅极相连，所述第五十七NMOS管的源极和所述第五十八NMOS管的漏极相连后再与所述第五十九NMOS管的源极相连，所述第五十九NMOS管的栅极与漏极相连后再与所述第六十NMOS管的栅极相连作为所述第八偏置电压，所述第六十NMOS管的漏极与所述第六十一NMOS管的栅极相连作为所述第五偏置电压，所述第六十NMOS管的源极与所述第六十一NMOS管的漏极相连，所述第五十NMOS管、第五十二NMOS管、第五十四NMOS管、第五十六NMOS管、第五十八NMOS管、第六十一NMOS管的源极接地，所述第四十四PMOS管的栅极与所述第四十五PMOS管的栅极和漏极相连后再与所述第五十一NMOS管的漏极相连，所述第四十四PMOS管的源极与所述第四十五PMOS管的漏极相连后再与所述第四十六PMOS管的源极相连，所述第四十六PMOS管的栅极和漏极相连后再与所述第五十三NMOS管的漏极相连作为所述第六偏置电压，所述第二偏置电压与所述第四十七PMOS管、第四十九PMOS管、第五十一PMOS管和第五十三PMOS管的栅极相连，所述第四十七PMOS管的漏极与所述第五十五NMOS管的漏极相连，所述第四十七PMOS管的源极与所述第四十八PMOS管的漏极相连，所述第四十八PMOS管的栅极与所述第五十PMOS管的栅极相连后再与所述第四十七PMOS管的漏极相连作为所述第七偏置电压，所述第四偏置电压与所述第五十二PMOS管和第五十四PMOS管的栅极相连，所述第四十九PMOS管的源极与所述第五十PMOS管的漏极相连，所述第四十九PMOS管的漏极与所述第五十七NMOS管的漏极相连，所述第五十一PMOS管的源极与所述第五十二PMOS管的漏极相连，所述第五十一PMOS管的漏极与所述第五十九NMOS管的漏极相连，所述第五十三PMOS管的源极与所述第五十四PMOS管的漏极相连，所述第五十三PMOS管的漏极与所述第六十NMOS管的漏极相连，所述第四十五PMOS管、第四十八PMOS管、第五十PMOS管、第五十二PMOS管、第五十四PMOS管的源极接所述电源电压，所述第四偏置电流源的正极与所述第六十二NMOS管的漏极相连，所述第六十二NMOS管的栅极接第九控制字，所述第五偏置电流源的正极与所述第六十三NMOS管的漏极相连，所述第六十三NMOS管的栅极接所述第十控制字，所述第六十二NMOS管的源极和所述第六十三NMOS管的源极与所述第四十九NMOS管的漏极相连。
10.根据权利要求8所述的数据驱动的运算放大器，其特征在于，所述N型和P型互补输入的循环折叠跨导运算放大器电路还包括：共模反馈电路；所述共模反馈电路包括：全差分信号与共模信号输入晶体管单元、偏置电压晶体管单元和共模反馈控制信号产生单元；
所述全差分信号与共模信号输入晶体管单元包括：第六十四NMOS管、第六十五NMOS管、第六十六NMOS管、第六十七NMOS管；
其中，所述第六十四NMOS管的栅极接所述第二输出差分信号VOUTN，所述第六十七NMOS管的栅极接所述第一输出差分信号VOUTP，所述第六十五NMOS管的栅极与所述第六十六NMOS管的栅极相连后接共模输入电压VCM；
所述偏置电压晶体管单元包括：第六十八NMOS管和第六十九NMOS管；
其中，所述第六十八NMOS管的漏极与所述第六十四NMOS管的源极和所述第六十五NMOS管的源极相连，所述第六十九NMOS管的漏极与所述第六十六NMOS管的源极和所述第六十七NMOS管的源极相连，所述第六十八NMOS管的栅极与所述第六十九NMOS管的栅极相连后与所述第一偏置电压相连，所述第六十八NMOS管的源极和所述第六十九NMOS管的源极接地；
所述共模反馈控制信号产生单元包括：第五十五PMOS管、第五十六PMOS管以及相互串接的第一电阻R1和第二电阻R2；
其中，所述第五十五PMOS管的栅极与所述第五十六PMOS管的栅极相连后与所述第一电阻R1和第二电阻R2的串接端相连，所述第五十五PMOS管的漏极与所述第一电阻R1的非串接端相连后再与所述第六十四NMOS管的漏极和所述第六十七NMOS管的漏极相连，并在相连后接共模控制信号VCMFB，所述第五十六PMOS管的漏极与所述第二电阻R2的非串接端相连后再与所述第六十五NMOS管的漏极和第六十六NMOS管的漏极相连，所述第五十五PMOS管的源极与所述第五十六PMOS管的源极接所述电源电压。
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