CN112652658B - 一种含有隔离p-top区的槽栅超结IGBT - Google Patents

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Abstract

本发明提供了一种超结IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)器件，其耐压层中的第二导电类型的半导体区的上方有一个电阻率较高的第二导电类型的顶部区，所述顶部区通过槽型栅极结构与第二导电类型的基区相隔离，并且其耐压层中的第一导电类型的半导体区与所述基区之间有第一导电类型的载流子存储层。在正向导通态下，所述顶部区上产生一个压降，提高所述耐压层中的第二导电类型的半导体区的电位，帮助降低导通压降。

Description

一种含有隔离p-top区的槽栅超结IGBT
技术领域
本发明属于半导体器件，特别是功率半导体器件。
背景技术
绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）是一种中高压功率半导体开关器件。由于导电时体内需要存储大量非平衡载流子来实现耐压层（高阻区）的电导调制，IGBT的关断速度会比单极型功率半导体器件更为缓慢。因此，IGBT存在导通压降与关断功耗的矛盾关系。超结（Superjunction，SJ）是n柱/p柱交替排列的耐压结构，它能使n柱与p柱在较高的掺杂浓度下仍可获得较高的击穿电压，通常应用于单极型功率半导体器件。事实上，超结也可应用于IGBT，帮助IGBT改善导通压降与关断功耗的矛盾关系。当IGBT采用超结耐压结构，在关断过程中n柱/p柱形成的pn结会快速耗尽，关断速度提高（或关断功耗降低）。然而，在普通超结IGBT中，导通态下的n柱和p柱的电导调制效应（或载流子存储效果）较差，这主要是因为p柱容易收集空穴，并快速将收集的空穴抽取到发射极，造成空穴难以在n柱和p柱中得到有效的存储，增加导通压降。
发明内容
本发明的目的在于提供一种超结绝缘栅双极型晶体管器件，与普通超结IGBT相比，本发明提供的超结IGBT器件可使体内少数载流子存储效应增强，导通压降降低。
本发明提供一种超结绝缘栅双极型晶体管器件，其元胞结构包括：集电结构（由10和20构成），位于所述集电结构之上的耐压层（由31和32构成），位于所述耐压层之上的第二导电类型的基区（由41和43构成）以及第二导电类型的顶部区（由42和45构成），与所述基区至少有部分接触的重掺杂的第一导电类型的发射区44，与所述发射区44、所述基区（由41和43构成）以及所述耐压层（由31和32构成）均接触的用于控制开关的槽型栅极结构（由47和49构成），其特征在于：（参照图2-7）：
所述集电结构（由10和20构成）由至少一个第二导电类型的集电区10与至少一个第一导电类型的缓冲区20构成，所述缓冲区20的下表面与所述集电区10的上表面相接触；所述集电区10的下表面覆盖有集电极导体1，并通过导线连接至集电极C；
所述耐压层（由31和32构成）由至少一个第一导电类型的半导体区31与至少一个第二导电类型的半导体区32构成，所述耐压层的第一导电类型的半导体区31与所述耐压层的第二导电类型的半导体区32相互接触，其形成的接触面垂直或近似垂直于所述集电结构（由10和20构成）的上表面和所述基区（由41和43构成）及所述顶部区（由42和45构成）的下表面；所述耐压层（由31和32构成）与所述缓冲区20是直接接触或是通过一个第一导电类型的辅助层30间接接触；
所述基区（由41和43构成）的下表面通过一个第一导电类型的载流子存储层33与所述耐压层的第一导电类型的半导体区31接触；所述基区（由41和43构成）的上表面至少有部分覆盖有发射极导体2，并通过导线连接至发射极E；所述基区（由41和43构成）中有至少一个重掺杂区43与所述发射极导体2直接接触，以便形成欧姆接触；
所述发射区44的上表面覆盖有发射极导体2，并通过导线连接至所述发射极E；
所述顶部区（由42和45构成）的下表面与所述耐压层的第二导电类型的半导体区32直接接触，所述顶部区（由42和45构成）在垂直方向上的电阻率高于所述耐压层的第二导电类型的半导体区32在垂直方向上的电阻率；所述顶部区（由42和45构成）的上表面至少有部分覆盖有发射极导体2，并通过导线连接至所述发射极E；所述顶部区（由42和45构成）中有至少一个重掺杂区45与所述发射极导体2直接接触，以便形成欧姆接触；
所述顶部区（由42和45构成）与所述基区（由41和43构成）通过第一种连接发射极的槽型栅极结构（由46和48构成）和/或所述用于控制开关的槽型栅极结构（由47和49构成）相互隔离；
所述用于控制开关的槽型栅极结构（由47和49构成）包括绝缘介质层49和被所述绝缘介质层包围的导体区47；所述用于控制开关的槽型栅极结构的绝缘介质层49与所述发射区44、所述基区（由41和43构成）、所述载流子存储层33以及所述耐压层的第一导电类型的半导体区31均直接接触，或与所述发射区44、所述基区（由41和43构成）、所述顶部区（由42和45构成）、所述载流子存储层33、所述耐压层的第一导电类型的半导体区31以及所述耐压层的第二导电类型的半导体区32均直接接触；所述用于控制开关的槽型栅极结构的导体区47上表面覆盖有栅极导体3，并通过导线连接至栅极G；
所述第一种连接发射极的槽型栅极结构（由46和48构成）包括绝缘介质层48和导体区46；所述第一种连接发射极的槽型栅极结构的绝缘介质层48与所述基区（由41和43构成）、所述顶部区（由42和45构成）、所述载流子存储层33、所述耐压层的第一导电类型的半导体区31以及所述耐压层的第二导电类型的半导体区32均直接接触；所述连接发射极的槽型栅极结构导体区46上表面覆盖有发射极导体2，并通过导线连接至所述发射极E；
所述槽型栅极结构中的导体区（46和47）是由重掺杂的多晶半导体材料构成；所述第一导电类型为n型时，所述第二导电类型为p型；所述第一导电类型为p型时，所述第二导电类型为n型。
参照图8-10，在所述耐压层的第一导电类型的半导体区31和/或所述耐压层的第二导电类型的半导体区32上方含有第二种连接发射极的槽型栅极结构（由46和48构成）；所述第二种连接发射极的槽型栅极结构包括绝缘介质层48和导体区46，所述绝缘介质层48与所述基区（由41和43构成）、所述载流子存储层33以及所述耐压层的第一导电类型的半导体区31均直接接触，或与所述顶部区（由42和45构成）以及所述耐压层的第二导电类型的半导体区32均直接接触，所述导体区46上表面覆盖有发射极导体2，并通过导线连接至所述发射极E。
参照图11-14，在所述用于控制开关的槽型栅极结构（由47和49构成）的延伸方向上，所述发射区44是一个连通的发射区44或是多个互不连通的发射区44；在所述第一种连接发射极的槽型栅极结构（由46和48构成）的延伸方向上，所述顶部区中的重掺杂区45是一个连通的重掺杂区45或是多个互不连通的重掺杂区45。
参照图15，在所述第一种连接发射极的槽型栅极结构（由46和48构成）的延伸方向上，所述顶部区中的重掺杂区45是多个互不连通的重掺杂区45，所述覆盖于顶部区的发射极导体2仅覆盖于顶部区中的重掺杂区45。
参照图16，所述载流子存储层33的掺杂浓度高于所述耐压层的第一导电类型的半导体区31的掺杂浓度，或与所述耐压层的第一导电类型的半导体区31的掺杂浓度相等或相当。
参照图17-18，所述辅助层30的掺杂浓度低于所述耐压层的第一导电类型的半导体区31的掺杂浓度，或与所述耐压层的第一导电类型的半导体区31的掺杂浓度相等或相当，或与所述耐压层的第一导电类型的半导体区31和所述载流子存储层33的掺杂浓度均相等或相当。
参照图19-21，所述缓冲区20的掺杂浓度高于所述辅助层30的掺杂浓度，或与所述辅助层30的掺杂浓度相等或相当，或与所述辅助层30和所述耐压层的第一导电类型的半导体区31的掺杂浓度均相等或相当，或与所述辅助层30、所述耐压层的第一导电类型的半导体区31以及所述载流子存储层33的掺杂浓度均相等或相当。
参照图22，所述槽型栅极结构（由46和48构成，以及由47和49构成）的底部被重掺杂的第二导电类型的半导体区35包围；所述重掺杂的第二导电类型的半导体区35与所述耐压层（由31和32构成）直接接触。
附图说明
图1(a): 普通超结IGBT结构示意图；
图1(b): 普通半超结IGBT结构示意图；
图2: 本发明的一种超结IGBT，其只含有电阻率高于p柱的p型顶部区，p型顶部区通过第一种连接发射极的槽型栅极结构与p型基区相互隔离，p型顶部区上表面是p+区，发射极导体覆盖p+区上表面；
图3: 本发明的一种半超结IGBT，其只含有电阻率高于p柱的p型顶部区，p型顶部区通过第一种连接发射极的槽型栅极结构与p型基区相互隔离，p型顶部区上表面是p+区，发射极导体覆盖p+区上表面；
图4(a): 本发明的又一种超结IGBT，其只含有电阻率高于p柱的p型顶部区，p型顶部区通过第一种连接发射极的槽型栅极结构与p型基区相互隔离，p型顶部区上表面部分是p+区，发射极导体覆盖p型顶部区上表面；
图4(b): 本发明的又一种半超结IGBT，其只含有电阻率高于p柱的p型顶部区，p型顶部区通过第一种连接发射极的槽型栅极结构与p型基区相互隔离，p型顶部区上表面部分是p+区，发射极导体覆盖p型顶部区上表面；
图5(a): 本发明的又一种超结IGBT，其只含有电阻率高于p柱的p型顶部区，p型顶部区通过第一种连接发射极的槽型栅极结构与p型基区相互隔离，p型顶部区上表面部分是p+区，发射极导体覆盖p+区上表面；
图5(b):本发明的又一种半超结IGBT，其只含有电阻率高于p柱的p型顶部区，p型顶部区通过第一种连接发射极的槽型栅极结构与p型基区相互隔离，p型顶部区上表面部分是p+区，发射极导体覆盖p+区上表面；
图6(a): 本发明的又一种超结IGBT，其只含有电阻率高于p柱的p型顶部区，p型顶部区通过控制开关的槽型栅极结构与p型基区相互隔离，p型顶部区上表面是p+区，发射极导体覆盖p+区上表面；
图6(b): 本发明的又一种半超结IGBT，其只含有电阻率高于p柱的p型顶部区，p型顶部区通过控制开关的槽型栅极结构与p型基区相互隔离，p型顶部区上表面是p+区，发射极导体覆盖p+区上表面；
图7(a): 本发明的又一种超结IGBT，其只含有电阻率高于p柱的p型顶部区，p型顶部区通过控制开关的槽型栅极结构以及第一种连接发射极的槽型栅极结构与p型基区相互隔离，p型顶部区上表面是p+区，发射极导体覆盖p+区上表面；
图7(b): 本发明的又一种半超结IGBT，其只含有电阻率高于p柱的p型顶部区，p型顶部区通过控制开关的槽型栅极结构以及第一种连接发射极的槽型栅极结构与p型基区相互隔离，p型顶部区上表面是p+区，发射极导体覆盖p+区上表面；
图8(a): 根据图2，本发明的又一种超结IGBT，其p柱上方有第二种连接发射极的槽型栅极结构；
图8(b): 根据图3，本发明的又一种半超结IGBT，其p柱上方有第二种连接发射极的槽型栅极结构；
图9(a): 根据图5(a)，本发明的又一种超结IGBT，其p柱上方有第二种连接发射极的槽型栅极结构；
图9(b): 根据图5(b)，本发明的又一种半超结IGBT，其p柱上方有第二种连接发射极的槽型栅极结构；
图10(a): 根据图6(a)，本发明的又一种超结IGBT，其p柱和n柱上方均有第二种连接发射极的槽型栅极结构；
图10(b): 根据图6(b)，本发明的又一种半超结IGBT，其p柱和n柱上方均有第二种连接发射极的槽型栅极结构；
图11: 根据图3，本发明的一种半超结IGBT的三维结构示意图，其n+发射区是一个连通的发射区，p型顶部区的上表面是一个连通的p+区；
图12: 根据图3，本发明的又一种半超结IGBT的三维结构示意图，其n+发射区是多个互不连通的发射区，p型顶部区的上表面是一个连通的p+区；
图13: 根据图3，本发明的又一种半超结IGBT的三维结构示意图，其n+发射区是一个连通的发射区，p型顶部区的上表面是多个互不连通的p+区；
图14: 根据图3，本发明的又一种半超结IGBT的三维结构示意图，其n+发射区是多个互不连通的发射区，p型顶部区的上表面是多个互不连通的p+区；
图15: 根据图3，本发明的又一种半超结IGBT的三维结构示意图，其p型顶部区的上表面是多个互不连通的p+区，覆盖于顶部区的发射极导体仅覆盖p+区；
图16: 根据图3，本发明的又一种半超结IGBT，其n型载流子存储层与n柱的掺杂浓度相同；
图17: 根据图3，本发明的又一种半超结IGBT，其n型辅助层与n柱的掺杂浓度相同；
图18: 根据图3，本发明的又一种半超结IGBT，其n型辅助层、n柱以及n型载流子存储层的掺杂浓度均相同；
图19: 根据图3，本发明的又一种半超结IGBT，其n型缓冲区与n型辅助层的掺杂浓度相同；
图20: 根据图3，本发明的又一种半超结IGBT，其n型缓冲区、n型辅助层以及n柱的掺杂浓度均相同；
图21: 根据图3，本发明的又一种半超结IGBT，其n型缓冲区、n型辅助层、n柱以及n型载流子存储层的掺杂浓度均相同；
图22: 根据图3，本发明的又一种半超结IGBT，其槽型栅极结构底部被p+区包围；
图23: 图3的半超结IGBT和图1(b)的半超结IGBT的正向导通I-V曲线。
具体实施方式
下面结合附图对本发明进行详细的描述。
图1(a)是普通超结IGBT结构示意图，图1(b)是普通半超结IGBT结构示意图。与超结IGBT相比，半超结IGBT在n柱（n-pillar区31）及p柱（p-pillar区32）与n型缓冲区（n-buffer区20）之间多了一个用于承受部分外加电压的n型辅助层（n-assist层30），其中n型辅助层（n-assist层30）的掺杂浓度可以低于或等于n区（n-pillar区31）的掺杂浓度。当栅极（G）上施加一个超过阈值电压的电压时，基区（p-base区41）与绝缘层（49）界面附近形成电子沟道；如果集电极（C）上施加一个超过0.7 V的正电压，电子在电场的作用下从发射极（E）经过发射区（n+区44）和电子沟道进入n柱（n-pillar区31）、n型辅助层（n-assist层30）、n型缓冲区（n-buffer区20），再注入到集电区（p-collector区10）；于是，空穴从集电极（C）进入集电区（p-collector区10），再注入到n型缓冲区（n-buffer区20）、n型辅助层（n-assist层30）和n柱（n-pillar区31），器件导通。由于p柱（p-pillar区32）与n柱（n-pillar区31）及n型辅助层（n-assist层30）构成的pn结反偏，空穴很容易被p柱（p-pillar区32）收集并进入基区（由p-base区41和p+区43构成），因而体内的载流子存储效应（电导调制效应）较弱，导通电压会比较高。
本发明的主要目的是为了改善图1所示的普通超结IGBT和普通半超结IGBT的导通压降高的缺点。
图2是本发明的一种超结IGBT元胞结构示意图，其与图1(a)所示的普通超结IGBT的主要差异在于空穴从p柱（p-pillar区32）流向发射极E的空穴通路的电阻更大和增加了一层n型载流子存储层（n-cs层33）。
在图2中，p柱（p-pillar区32）上方为p型顶部区（由p-top区42和p+区45构成），其中在垂直方向上p型顶部区（由p-top区42和p+区45构成）的电阻率比p柱（p-pillar区32）的电阻率较高，并且p型顶部区（由p-top区42和p+区45构成）通过第一种连接发射极的槽型栅极结构（由46和48构成）与基区（由p-base区41和p+区43构成）隔离。在正向导通态下，空穴进入p柱（p-pillar区32）后向上经过p型顶部区（由p-top区42和p+区45构成）流向发射极E。由于p型顶部区（由p-top区42和p+区45构成）的电阻率高于p柱（p-pillar区32）的电阻率，p型顶部区（由p-top区42和p+区45构成）上空穴引起的压降不可忽略，p柱（p-pillar区32）的电位因此得以提升。当p型顶部区（由p-top区42和p+区45构成）的电阻率足够高时，可以使p柱（p-pillar区32）的电位提升达到0.7 V，这时p柱/n柱结变成了正偏结，p柱/n柱结附近的非平衡载流子浓度会比较高，体内的电导调制效应得以增强，导通压降得以降低。为了使p型顶部区（由p-top区42和p+区45构成）的电阻率高于p柱（p-pillar区32）的电阻率，p型顶部区中除去重掺杂区（p+区45）之外的区域（p-top区42）的平均掺杂浓度低于p柱（p-pillar区32）平均掺杂浓度。p型顶部区中除去重掺杂区（p+区45）之外的区域（p-top区42）在垂直方向上的浓度分布可以是高斯掺杂分布，并且与p柱（p-pillar区32）交界面处的掺杂浓度远低于p柱（p-pillar区32）平均掺杂浓度。
进一步，在图2中采用了n型载流子存储层（n-cs层33）。虽然由于p型顶部区（由p-top区42和p+区45构成）能使空穴流向p柱（p-pillar区32）带来困难，但是如果没有n型载流子存储层（n-cs层33）的话，n柱（n-pillar区31）的空穴还是可以较为顺利的流向基区（由p-base区41和p+区43构成），从而使n柱（n-pillar区31）顶部区域的电导调制效应较弱，这一定程度上会增加导通压降。而当引入了掺杂浓度高于n柱（n-pillar区31）掺杂浓度的n型载流子存储层（n-cs层33）后，n型载流子存储层（n-cs层33）能够抑制空穴进入基区（由p-base区41和p+区43构成），从而增强n柱（n-pillar区31）顶部区域的电导调制效应，进一步降低导通压降。
另外，p型顶部区（由p-top区42和p+区45构成）的上表面是一个重掺杂区（p+区45）。该重掺杂区（p+区45）用于将发射极导体2与p型顶部区（由p-top区42和p+区45构成）形成良好的欧姆接触。当然，覆盖于p型顶部区（由p-top区42和p+区45构成）的发射极导体2并不一定只能覆盖在重掺杂区（p+区45）上，也可以有一部分覆盖在p型顶部区中除去重掺杂区（p+区45）之外的区域（p-top区42）。
在图3中，与图2的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。n型辅助层（n-asssit层30）与n柱（n-pillar区31）的掺杂浓度可以相同或相当，甚至可以远低于n柱（n-pillar区31）的掺杂浓度。
在图4(a)中，与图2的结构的主要区别在于，p型顶部区（由p-top区42和p+区45构成）的顶部不全是重掺杂区（p+区45），而且覆盖于p型顶部区（由p-top区42和p+区45构成）的发射极导体2也不只是覆盖于重掺杂区（p+区45）。
在图4(b)中，与图4(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图5(a)中，与图3的结构的主要区别在于，覆盖于p型顶部区（由p-top区42和p+区45构成）的发射极导体2只是覆盖于重掺杂的p区（p+区45）。
在图5(b)中，与图5(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图6(a)中，与图2的结构的主要区别在于，p型顶部区（由p-top区42和p+区45构成）通过控制开关的槽型栅极结构（由47和49构成）与基区（由p-base区41和p+区43构成）隔离。
在图6(b)中，与图6(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图7(a)中，与图6(a)的结构的主要区别在于，p型顶部区（由p-top区42和p+区45构成）通过控制开关的槽型栅极结构（由47和49构成）以及第一种连接发射极的槽型栅极结构（由46和48构成）与基区（由p-base区41和p+区43构成）隔离。
在图7(b)中，与图7(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图8(a)中，与图2的结构的主要区别在于，p柱（p-pillar区32）上方还有第二种连接发射极的槽型栅极结构（由46和48构成）。当槽型栅极结构的密度增加，有助于缓解槽型栅极结构底部的电场集中效应。
在图8(b)中，与图8(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图9(a)中，与图5(a)的结构的主要区别在于，p柱（p-pillar区32）上方还有第二种连接发射极的槽型栅极结构（由46和48构成）。
在图9(b)中，与图9(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图10(a)中，与图6(a)的结构的主要区别在于，p柱（p-pillar区32）和n柱（n-pillar区31）上方均还有第二种连接发射极的槽型栅极结构（由46和48构成）。
在图10(b)中，与图10(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图11中，在沿着槽型栅极结构（由46和48构成，以及由47和49构成）的延伸方向上，重掺杂的n型发射区（n+区44）是连通的。
在图12中，在沿着槽型栅极结构（由46和48构成，以及由47和49构成）的延伸方向上，重掺杂的n型发射区（n+区44）是多个互不连通的区域。
图13与图11的结构的主要区别在于，在沿着槽型栅极结构（由46和48构成，以及由47和49构成）的延伸方向上，p型顶部区中的重掺杂区（p+区45）是多个互不连通的区域。
图14与图12的结构的主要区别在于，在沿着槽型栅极结构（由46和48构成，以及由47和49构成）的延伸方向上，p型顶部区中的重掺杂区（p+区45）是多个互不连通的区域。
在图15中，在沿着槽型栅极结构（由46和48构成，以及由47和49构成）的延伸方向上，p型顶部区中的重掺杂区（p+区45）是多个互不连通的区域，覆盖于p型顶部区的发射极导体2只覆盖于p型顶部区中的重掺杂区（p+区45）。这样的结构更加有利于增加空穴从p柱（p-pillar区32）流入发射极E路径上的电阻，从而帮助提高电导调制效应。
图16与图3的结构的主要区别在于，n型载流子存储层（n-cs层33）与n柱（n-pillar区31）的掺杂浓度相同，n型载流子存储层（n-cs层33）与n柱（n-pillar区31）变为同一个区。
图17与图3的结构的主要区别在于，n型辅助层（n-assist层30）与n柱（n-pillar区31）的掺杂浓度相同，n型辅助层（n-assist层30）与n柱（n-pillar区31）变为同一个区。
图18与图17的结构的主要区别在于，n型载流子存储层（n-cs层33）与n柱（n-pillar区31）的掺杂浓度相同。该情形下，n型载流子存储层（n-cs层33）、n型辅助层（n-assist层30）和n柱（n-pillar区31）变为同一个区。
图19与图3的结构的主要区别在于，n型缓冲区（n-buffer区20）与n型辅助层（n-assist层30）的掺杂浓度相同，n型缓冲区（n-buffer区20）与n型辅助层（n-assist层30）变为同一个区。
图20与图19的结构的主要区别在于，n柱（n-pillar区31）的掺杂浓度也与n型缓冲区（n-buffer区20）和n型辅助层（n-assist层30）的掺杂浓度相同。该情形下，n柱（n-pillar区31）、n型缓冲区（n-buffer区20）和n型辅助层（n-assist层30）变为同一个区。
图21与图19的结构的主要区别在于，n型载流子存储层（n-cs层33）的掺杂浓度也与n柱（n-pillar区31）、n型缓冲区（n-buffer区20）和n型辅助层（n-assist层30）的掺杂浓度相同。该情形下，n型载流子存储层（n-cs层33）、n柱（n-pillar区31）、n型缓冲区（n-buffer区20）和n型辅助层（n-assist层30）变为同一个区。
图22与图3的结构的主要区别在于，槽型栅极结构（由46和48构成，以及由47和49构成）的底部被重掺杂的p型区（p+区35）包围。在器件耐压时，重掺杂的p型区（p+区35）吸收体内电离施主产生的电力线，从而保护槽型栅极结构（由46和48构成，以及由47和49构成）以及n型载流子存储层（n-cs层33）避免承受高电场。
为了说明本发明的IGBT的优越性，这里以图3中本发明的半超结IGBT结构为例与图1(b)中的普通半超结IGBT作仿真计算对比。图1(b)和图3结构采用的都是Si材料，采用对称的超结结构，电子和空穴的少子寿命均为5 μs，半个元胞的宽度是6μm，绝缘介质层（48和49）采用的是SiO2，其厚度为0.1μm，n柱（n-pillar区31）及p柱（p-pillar区32）的厚度和掺杂浓度N pillar分别为70 μm和3×1015 cm-3，p型顶部区中除去重掺杂区的区域（p-top区42）的厚度、最高浓度和最低浓度分别为3μm、3×1015 cm-3和1×1014 cm-3，n型辅助层（n-assist层30）的厚度和掺杂浓度分别为20μm和5×1013 cm-3，n型缓冲区（n-buffer区20）的厚度和掺杂浓度峰值分别为2 μm和5×1016 cm-3，集电区（p-collector区10）的厚度和掺杂浓度峰值分别为1μm和1×1018 cm-3，n型载流子存储层（n-cs层33）的厚度为1.5 μm，n型载流子存储层（n-cs层33）的掺杂浓度N cs采用了3×1016 cm-3的均匀掺杂。
图23是图3和图1(b)结构的正向导通I-V曲线，其中栅压V G = 15 V。在较小电流密度下，由于p型顶部区（由p-top区42和p+区45构成）上的电压降较小，本发明的图3结构的导通I-V曲线与图1(b)结构的导通I-V曲线几乎重合。而随着电流密度增加到一定程度（J CE ≥50 A/cm2），p型顶部区（由p-top区42和p+区45构成）上的压降逐渐增大，使p柱（p-pillar区32）与n柱（n-pillar区31）构成的pn结的正偏电压逐渐增加，体内的电导调制效应增强，本发明的图3结构的电流随电压增加的斜率能明显高于图1(b)结构。在200 A/cm2的导通电流密度下，图3结构的导通电压仅约为1.25 V，而图1(b)结构的导通电压要高得多，达到了2V。
以上对本发明做了许多实施例说明，其所述的n型半导体材料可看作是第一导电类型的半导体材料，而p型半导体材料可看作是第二导电类型的半导体材料。显然，根据本发明的原理，实施例中的n型与p型均可以相互对调而不影响本发明的内容。对于熟悉本领域的技术人员而言，还可以在本发明的思想下得到其它许多实施例而不超出本发明的权利要求。

Claims (8)

1.一种超结绝缘栅双极型晶体管器件，其元胞结构包括：集电结构，位于所述集电结构之上的耐压层，位于所述耐压层之上的第二导电类型的基区以及第二导电类型的顶部区，与所述基区至少有部分接触的重掺杂的第一导电类型的发射区，与所述发射区、所述基区以及所述耐压层均接触的用于控制开关的槽型栅极结构，其特征在于：
所述集电结构由至少一个第二导电类型的集电区与至少一个第一导电类型的缓冲区构成，所述缓冲区的下表面与所述集电区的上表面相接触；所述集电区的下表面覆盖有集电极导体，并通过导线连接至集电极；
所述耐压层由至少一个第一导电类型的半导体区与至少一个第二导电类型的半导体区构成，所述耐压层的第一导电类型的半导体区与所述耐压层的第二导电类型的半导体区相互接触，其形成的接触面垂直于所述集电结构的上表面和所述基区及所述顶部区的下表面；所述耐压层与所述缓冲区是直接接触或是通过一个第一导电类型的辅助层间接接触；
所述基区的下表面通过一个第一导电类型的载流子存储层与所述耐压层的第一导电类型的半导体区接触；所述基区的上表面至少有部分覆盖有发射极导体，并通过导线连接至发射极；所述基区中有至少一个重掺杂区与所述发射极导体直接接触，以便形成欧姆接触；
所述发射区的上表面覆盖有发射极导体，并通过导线连接至所述发射极；
所述顶部区的下表面与所述耐压层的第二导电类型的半导体区直接接触，所述顶部区在垂直方向上的电阻率高于所述耐压层的第二导电类型的半导体区在垂直方向上的电阻率；所述顶部区的上表面至少有部分覆盖有发射极导体，并通过导线连接至所述发射极；所述顶部区中有至少一个重掺杂区与所述发射极导体直接接触，以便形成欧姆接触；
所述顶部区与所述基区通过第一种连接发射极的槽型栅极结构和/或所述用于控制开关的槽型栅极结构相互隔离；
所述用于控制开关的槽型栅极结构包括绝缘介质层和被所述绝缘介质层包围的导体区；所述用于控制开关的槽型栅极结构的绝缘介质层与所述发射区、所述基区、所述载流子存储层以及所述耐压层的第一导电类型的半导体区均直接接触，或与所述发射区、所述基区、所述顶部区、所述载流子存储层、所述耐压层的第一导电类型的半导体区以及所述耐压层的第二导电类型的半导体区均直接接触；所述用于控制开关的槽型栅极结构的导体区上表面覆盖有栅极导体，并通过导线连接至栅极；
所述第一种连接发射极的槽型栅极结构包括绝缘介质层和被所述绝缘介质层包围的导体区；所述第一种连接发射极的槽型栅极结构的绝缘介质层与所述基区、所述顶部区、所述载流子存储层、所述耐压层的第一导电类型的半导体区以及所述耐压层的第二导电类型的半导体区均直接接触；所述第一种连接发射极的槽型栅极结构导体区上表面覆盖有发射极导体，并通过导线连接至所述发射极；
所述槽型栅极结构中的导体区是由重掺杂的多晶半导体材料构成；所述第一导电类型为n型时，所述第二导电类型为p型；所述第一导电类型为p型时，所述第二导电类型为n型。
2.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
在所述耐压层的第一导电类型的半导体区和/或所述耐压层的第二导电类型的半导体区上方含有第二种连接发射极的槽型栅极结构；所述第二种连接发射极的槽型栅极结构包括绝缘介质层和导体区，所述绝缘介质层与所述基区、所述载流子存储层以及所述耐压层的第一导电类型的半导体区均直接接触，或与所述顶部区以及所述耐压层的第二导电类型的半导体区均直接接触，所述导体区上表面覆盖有发射极导体，并通过导线连接至所述发射极。
3.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
在所述用于控制开关的槽型栅极结构的延伸方向上，所述发射区是一个连通的发射区或是多个互不连通的发射区；在所述第一种连接发射极的槽型栅极结构的延伸方向上，所述顶部区中的重掺杂区是一个连通的重掺杂区或是多个互不连通的重掺杂区。
4.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
在所述第一种连接发射极的槽型栅极结构的延伸方向上，所述顶部区中的重掺杂区是多个互不连通的重掺杂区，所述覆盖于顶部区的发射极导体仅覆盖于顶部区中的重掺杂区。
5.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述载流子存储层的掺杂浓度高于所述耐压层的第一导电类型的半导体区的掺杂浓度，或与所述耐压层的第一导电类型的半导体区的掺杂浓度相等。
6.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述辅助层的掺杂浓度低于所述耐压层的第一导电类型的半导体区的掺杂浓度，或与所述耐压层的第一导电类型的半导体区的掺杂浓度相等，或与所述耐压层的第一导电类型的半导体区和所述载流子存储层的掺杂浓度均相等。
7.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述缓冲区的掺杂浓度高于所述辅助层的掺杂浓度，或与所述辅助层的掺杂浓度相等，或与所述辅助层和所述耐压层的第一导电类型的半导体区的掺杂浓度均相等，或与所述辅助层、所述耐压层的第一导电类型的半导体区以及所述载流子存储层的掺杂浓度均相等。
8.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述槽型栅极结构的底部被重掺杂的第二导电类型的半导体区包围；所述重掺杂的第二导电类型的半导体区与所述耐压层直接接触。
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