CN112596314A - 显示面板 - Google Patents
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Abstract
本申请提出了一种显示面板，所述显示面板包括显示区及非显示区，所述显示区内设置有数据线、扫描线以及引线，所述非显示区内设置有位于所述显示区第一侧的第一驱动电路，所述第一驱动电路包括级联的多个GOA单元，至少一所述GOA单元通过所述引线与所述扫描线电连接；同时，本申请还在除GOA单元外的非显示区内还设置有位于所述显示区第二侧的第二驱动电路，所述第二驱动电路与所述第一驱动电路相对设置，所述第二驱动电路包括至少一下拉模块，一所述下拉模块与至少两条所述引线电连接，其通过下拉模块将对应级的栅极驱动信号下拉至阈值电压，减小了栅极驱动信号下降沿所需要的时间，增加了像素的充电时间，改善了显示画面的均匀性。
Description
技术领域
本申请涉及显示领域，特别涉及一种显示面板。
背景技术
阵列基板行驱动(Gate Drive On Array，GOA)技术，为将扫描线驱动电路集成在液晶面板的阵列基板上，从而在材料成本和制作工艺方面上降低产品成本。
现有液晶显示器(Liquid Crystal Display，LCD)为了实现产品的窄边框设计，其通常将栅极驱动电路移至源极驱动电路的同侧。而对于该种结构的大尺寸显示器，由于信号传输路径较远以及串接了多个电容电阻负载，导致像素充电时间受到影响，降低了产品的品质。
因此，目前亟需一种显示面板以解决上述技术问题。
发明内容
本申请提供一种显示面板，以解决现有栅极驱动电路中像素充电时间不足的技术问题。
为解决上述问题，本申请提供的技术方案如下：
本申请提供了一种显示面板，所述显示面板包括显示区及位于所述显示区***的非显示区，所述显示区内设置有多条相互平行并依次排列的竖直的数据线、多条相互平行并依次排列的水平的扫描线、多条与所述数据线平行的引线以及呈阵列式排布的多个子像素，所述非显示区内设置有位于所述显示区第一侧的第一驱动电路，所述第一驱动电路包括级联的N个GOA单元，第n级GOA单元用于对第n级扫描线输出栅极驱动信号，至少一所述GOA单元通过所述引线与所述扫描线电连接，其中，第n级GOA单元为N个所述GOA单元中的任一者；
所述非显示区内还设置有位于所述显示区第二侧的第二驱动电路，所述第二驱动电路与所述第一驱动电路相对设置，所述第二驱动电路包括至少一下拉模块，一所述下拉模块与至少两条所述引线电连接。
在本申请的显示面板中，所述下拉模块包括第一薄膜晶体管，所述第一薄膜晶体管的栅极连接第一时钟信号源，所述第一薄膜晶体管的源极连接低压直流信号源，所述第一薄膜晶体管的漏极连接第n级GOA单元的栅极信号端。
在本申请的显示面板中，所述下拉模块包括：
第一下拉单元，用于将第n-4级GOA单元的栅极信号端的电位拉低至低压直流信号源；
第二下拉单元，用于将第n级GOA单元的栅极信号端的电位拉低至低压直流信号源；
反相器，用于将第一时钟信号源转换为第二时钟信号源；
所述第一下拉单元与所述反相器和第一电容连接，所述第二下拉单元与所述反相器和所述第一电容连接，所述第一下拉单元、所述第二下拉单元以及所述反相器与所述低压直流信号源连接。
在本申请的显示面板中，所述第一下拉单元包括第十二薄膜晶体管，所述第十二薄膜晶体管的栅极连接所述反相器和所述第一时钟信号源，所述第十二薄膜晶体管的源极连接第n-4级GOA单元的栅极信号端，所述第十二薄膜晶体管的漏极连接所述低压直流信号源。
在本申请的显示面板中，所述第一下拉单元还包括第十二电容，所述第十二电容的第一端连接所述第十二薄膜晶体管的源极，所述第十二电容的第二端连接所述第二时钟信号源、所述反相器和所述第二下拉单元连接。
在本申请的显示面板中，所述第二下拉单元包括第十一薄膜晶体管，所述第十一薄膜晶体管的栅极连接所述反相器和所述第二时钟信号源，所述第十一薄膜晶体管的源极连接第n级GOA单元的栅极信号端，所述第十一薄膜晶体管的漏极连接所述低压直流信号源。
在本申请的显示面板中，所述第一下拉单元还包括第十一电容，所述第十一电容的第一端连接所述第十一薄膜晶体管的源极，所述第十一电容的第二端连接所述第一时钟信号源、所述反相器和所述第一下拉单元连接。
在本申请的显示面板中，所述反相器包括第二十一薄膜晶体管、第二十二薄膜晶体管、第二十三薄膜晶体管以及第二十四薄膜晶体管；
所述第二十一薄膜晶体管的栅极连接所述第二十一薄膜晶体管和所述第二十三薄膜晶体管的源极、高压直流信号源，所述第二十一薄膜晶体管漏极连接所述第二十二薄膜晶体管的源极和所述第二十三薄膜晶体管的栅极；
所述第二十二薄膜晶体管的栅极连接所述第一下拉模块中第十二薄膜晶体管的栅极和所述第一时钟信号源，所述第二十二薄膜晶体管的漏极连接所述低压直流信号源；
所述第二十二薄膜晶体管的漏极连接所述第二下拉单元中第十一薄膜晶体管的栅极、第二时钟信号源以及所述第二十四薄膜晶体管的源极；
所述第二十四薄膜晶体管的栅极连接所述第一下拉模块中第十二薄膜晶体管的栅极和所述第一时钟信号源，所述第二十四薄膜晶体管的源极连接所述第二下拉单元中第十一薄膜晶体管的栅极、第二时钟信号源，所述第二十四薄膜晶体管的漏极连接所述低压直流信号源。
在本申请的显示面板中，所述第一时钟信号源所发出的第一时钟信号与所述第二时钟信号源发出的第二时钟信号为占空比50％的低频信号，所述第一时钟信号和第二时钟信号的相位相差1/2。
在本申请的显示面板中，所述显示区包括第一区和第二区，任一所述扫描线包括位于所述第一区的第一线段和位于所述第二区的第二线段，所述扫描线的第一线段通过第一引线与对应的GOA单元电连接，所述扫描线的第二线段通过第二引线与对应的GOA单元电连接。
有益效果：本申请提出了一种显示面板，所述显示面板包括显示区及非显示区，所述显示区内设置有数据线、扫描线以及引线，所述非显示区内设置有位于所述显示区第一侧的第一驱动电路，所述第一驱动电路包括级联的多个GOA单元，至少一所述GOA单元通过所述引线与所述扫描线电连接；同时，本申请还在除GOA单元外的非显示区内还设置有位于所述显示区第二侧的第二驱动电路，所述第二驱动电路与所述第一驱动电路相对设置，所述第二驱动电路包括至少一下拉模块，一所述下拉模块与至少两条所述引线电连接，其通过下拉模块将对应级的栅极驱动信号下拉至阈值电压，减小了栅极驱动信号下降沿所需要的时间，增加了像素的充电时间，改善了显示画面的均匀性。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本发明实施例提供的影响像素充电品质的时间tf示意图。
图2为本发明实施例提供的第n级GOA单元G(n)的时间tf优化示意图。
图3为本发明实施例提供的显示面板的第一种结构简图。
图4为本发明实施例提供的显示面板中下拉模块的第一种示意图。
图5为本发明实施例提供的显示面板中下拉模块的第一种时序信号图。
图6为本发明实施例提供的显示面板中下拉模块的第二种示意图。
图7为本发明实施例提供的显示面板中下拉模块的第二种时序信号图。
图8为本发明实施例提供的显示面板的第二种结构简图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
现有液晶显示器为了实现产品的窄边框设计，其通常将栅极驱动电路移至源极驱动电路的同侧。而对于该种结构的大尺寸显示器，由于信号传输路径较远以及串接了多个电容电阻负载，导致像素充电时间受到影响，降低了产品的品质。
请参阅图1，栅极驱动信号下降延起始下降至阈值电压Vth的时间为tf，目前影响像素电极充电是否正常的关键因素就是充电时间tc，即数据信号的上升延的起始时刻到其对应的栅极驱动信号的下降延起始时刻之间的时间。为了保证栅极驱动信号在开启的状态下像素不错充到下级数据信号，本级数据信号须在栅极驱动信号关闭之前保证信号输入，即数据信号的下降延须保证在栅极驱动信号下降至阈值电压Vth的时刻以后发生。而设定数据信号给像素电极的总充电时间为H，那么像素的实际充电时间为tc＝H–tf。在面板设计中，H由面板分辨率、频率、时钟信号决定，其通常由用户规格所决定，因此可以优化像素充电的非常重要因素为tf。
在本实施例中，总线模组中的时钟信号线从显示区周边绕至源级驱动器对侧时，其信号失真较小。因此，为解决上述技术问题，本申请可以利用时钟信号线和薄膜晶体管构成的反相器在源级驱动器对侧的边框内构建栅极驱动信号的下拉模块，以将延迟严重的栅极驱动信号的下降延的tf缩小。如图2所示，为第n级GOA单元的栅极驱动信号下降沿的时间tf优化示意图，第n级GOA单元的栅极驱动信号经过下拉单元由波形1优化至波形2；其中，所述下拉单元只在栅极驱动信号下降延时刻发挥作用，以增加少量边框宽度的代价来明显提升像素的充电时间。
请参阅图3～图6，本申请提供了一种显示面板100，所述显示面板100包括显示区10及位于所述显示区10***的非显示区，所述显示区10内设置有多条相互平行并依次排列的竖直的数据线、多条相互平行并依次排列的水平的扫描线30、多条与所述数据线平行的引线20以及呈阵列式排布的多个子像素，所述非显示区内设置有位于所述显示区10第一侧的第一驱动电路40，所述第一驱动电路40包括级联的N个GOA单元41，第n级GOA单元41用于对第n级扫描线30输出栅极驱动信号，至少一所述GOA单元41通过所述引线20与所述扫描线30电连接，其中，第n级GOA单元41为N个所述GOA单元41中的任一者，N和n为正整数。
在本实施例中，所述非显示区内还设置有位于所述显示区10第二侧的第二驱动电路50，所述第二驱动电路50与所述第一驱动电路40相对设置，所述第二驱动电路50包括至少一下拉模块51，一所述下拉模块51与至少两条所述引线20电连接。
本申请提出了一种显示面板100，所述显示面板100包括显示区10及非显示区，所述显示区10内设置有数据线、扫描线30以及引线20，所述非显示区内设置有位于所述显示区10第一侧的第一驱动电路40，所述第一驱动电路40包括级联的多个GOA单元41，至少一所述GOA单元41通过所述引线20与所述扫描线30电连接；同时，本申请还在除GOA单元41外的非显示区内还设置有位于所述显示区10第二侧的第二驱动电路50，所述第二驱动电路50与所述第一驱动电路40相对设置，所述第二驱动电路50包括至少一下拉模块51，一所述下拉模块51与至少两条所述引线20电连接，其通过下拉模块51将对应级的栅极驱动信号下拉至阈值电压Vth，减小了栅极驱动信号下降沿所需要的时间，增加了像素的充电时间，改善了显示画面的均匀性。
现结合具体实施例对本申请的技术方案进行描述。
在本实施例中，所述显示区10可以包括第一区11和第二区12，任一所述扫描线30包括位于所述第一区11的第一线段和位于所述第二区12的第二线段，所述扫描线30的第一线段通过第一引线20与对应的GOA单元41电连接，所述扫描线30的第二线段通过第二引线20与对应的GOA单元41电连接。
请参阅图3，所述显示区10由第一区11和第二区12构成，所述第一区11和所述第二区12同时驱动，增加了像素单元的充电时间。由于横向的扫描线对每个子像素进行扫描时，其波形需要尽可能接近理想方波，即上升沿及下降沿较窄；但是随着产品尺寸越来越大，子像素数量越来越多，距离扫描信号输出端越远的子像素对应的波形越失真，即上升延及下降延较近端更宽。本申请设置的所述第一区11和所述第二区12同时驱动，其通过增加一电荷输送管道，给扫描线沿线的各处电容输送电荷，使得扫描线各处达到目标电位的瞬态变化时间越短，即上升沿和下降沿时间更短，扫描线的扫描波形接近理想方波，保证了像素单元的充电时间。
在本实施例中，所述引线20可以与所述扫描线30异层设置的金属线同层设置，例如数据线或像素电极等其他金属，本申请不作详细限定。
在本实施例中，所述下拉模块51包括第一薄膜晶体管T1，所述第一薄膜晶体管T1的栅极连接第一时钟信号源CK，所述第一薄膜晶体管T1的源极连接低压直流信号源VSS，所述第一薄膜晶体管T1的漏极连接第n级GOA单元41的栅极信号端。
请参阅图4和图5，所述下拉模块51的第一端电性连接于所述引线20，所述下拉模块51的第二端电性连接于总线模组，所述总线模组具有多条信号走线，所述信号走线包括第一时钟信号源CK、第二时钟信号源XCK、高压直流信号源LC以及低压直流信号源VSS。
在本实施例中，所述第一时钟信号源CK包括多条第一时钟信号线CKn，所述第二时钟信号源XCK包括多条第二时钟信号线XCKn，所述第二时钟信号线XCKn输出的信号与所述第一时钟信号线CKn输出的信号互为反向信号。
具体地，所述下拉模块51还包括第一电容C1以及第一薄膜晶体管T1，所述第一电容C1的第一端电连接至第n级GOA单元41的栅极驱动信号Gn，所述第一电容C1的第二端电连接所述第一时钟信号线CKn；所述第一薄膜晶体管T1的栅极电连接所述第二时钟信号线XCKn，所述第一薄膜晶体管T1的漏极电连接所述第n级GOA单元41的栅极驱动信号Gn，所述第一薄膜晶体管T1的源极电连接所述低压直流信号源VSS。
进一步地，所述低压直流信号源VSS的电位和所述第n级GOA单元41Gn的信号低电位相等。所述第一薄膜晶体管T1作为下拉执行单元，由所述第二时钟信号线XCKn传送的信号控制所述第n级GOA单元41Gn和所述低压直流信号源VSS的导通和断开。
具体地，所述下拉单元电路还包括第一节点Pn以及第二节点Kn，所述第一节点Pn一端连接所述第一时钟信号线CKn，另一端连接所述第一电容C1；所述第二节点Kn一端连接所述第二时钟信号线XCKn，另一端连接所述第一薄膜晶体管T1的栅极。
进一步地，所述第一电容C1为了抵消所述第二节点Kn对所述第n级GOA单元41Gn的电容耦合而设置的第一电容，所述第一电容C1的电容大小与所述第一薄膜晶体管T1的漏-栅寄生电容Cgd大小相同。
如图5所示，CKL标记为时钟信号线的低电平信号，CKH标记为所述时钟信号线的高电平信号。对于8条时钟信号线的驱动架构而言，所述时钟信号线的高电平信号的占空比为50％，则第一条时钟信号线CK1与第五条时钟信号线CK5互为反向信号，第二条时钟信号线CK2与第六条时钟信号线CK6互为反向信号，其他时钟信号线的反向对应关系以此类推。
由图5可知，所述第n级GOA单元41Gn的高电位所占的时间段为时刻ta～时刻tb，在时刻tb以后，所述第n级GOA单元41Gn的下降延因为负载过大而有严重延迟。在tb时刻，所述第二时钟信号线XCKn的信号正好是上升延，在时刻tb～时刻tc的时间段内，所述第二时钟信号线XCKn的高电平信号会使得所述第一薄膜晶体管T1的漏源两极导通，此时所述第n级GOA单元41Gn的信号连接至所述低压直流信号源VSS，所述第n级GOA单元41Gn的信号被加速下拉。另外需要说明的是，在ta时刻之前，以及在tc时刻之后，Gn信号都处于低电位，此时所述第二时钟信号线XCKn的信号的周期性高电平导致的对所述第n级GOA单元41Gn的周期性的下拉并不影响所述第n级GOA单元41Gn，反而会对所述第n级GOA单元41Gn中残存的电荷起到排出作用。
请参阅图6和图7，所述下拉模块51包括可以包括用于将第n-4级GOA单元41的栅极信号端的电位拉低至低压直流信号源VSS的第一下拉单元52、用于将第n级GOA单元41的栅极信号端的电位拉低至低压直流信号源VSS的第二下拉单元53以及用于将第一时钟信号源CK转换为第二时钟信号源XCK的反相器54。
在本实施例中，所述第一下拉单元52与所述反相器54和第一电容连接，所述第二下拉单元53与所述反相器54和所述第一电容连接，所述第一下拉单元52、所述第二下拉单元53以及所述反相器54与所述低压直流信号源VSS连接。
在本实施例中，所述第一时钟信号源CK包括多条第一时钟信号线CKn，所述第一时钟信号源CK包括多条第二时钟信号线XCKn，所述第二时钟信号线XCKn输出的信号与所述第一时钟信号线CKn输出的信号互为反向信号。
在本实施例中，所述第一下拉单元52可以包括第十二薄膜晶体管T12，所述第十二薄膜晶体管T12的栅极连接所述反相器54和所述第一时钟信号源CK，所述第十二薄膜晶体管T12的源极连接第n-4级GOA单元41的栅极信号端，所述第十二薄膜晶体管T12的漏极连接所述低压直流信号源VSS。
在本实施例中，所述第一下拉单元52还包括第十二电容C12，所述第十二电容C12的第一端连接所述第十二薄膜晶体管T12的源极，所述第十二电容C12的第二端连接所述第二时钟信号源XCK、所述反相器54和所述第二下拉单元53连接。
具体的，所述低压直流信号源VSS的电位和所述第n-4级GOA单元41Gn-4的信号低电位相等。所述第十二薄膜晶体管T12作为下拉执行单元，由所述第一时钟信号线CKn传送的信号控制所述第n-4级GOA单元41Gn-4和所述低压直流信号源VSS的导通和断开。
具体地，所述第一下拉单元52电路还包括第一节点Qn以及第二节点CKn，所述第一节点Qn一端连接所述第二时钟信号线XCKn，另一端连接所述第十二电容C12；所述第二节点CKn一端连接所述第一时钟信号线CKn，另一端连接所述第一薄膜晶体管T12的栅极。
进一步地，所述第十二电容C12为了抵消所述第二节点CKn对所述第n-4级GOA单元41Gn-4的电容耦合而设置的十二电容，所述第十二电容C12的电容大小与所述第十二薄膜晶体管T12的漏极与栅极的寄生电容Cgd大小相同。
在本实施例中，所述第二下拉单元53包括第十一薄膜晶体管T11，所述第十一薄膜晶体管T11的栅极连接所述反相器54和所述第二时钟信号源XCK，所述第十一薄膜晶体管T11的源极连接第n级GOA单元41的栅极信号端，所述第十一薄膜晶体管T11的漏极连接所述低压直流信号源VSS。
在本实施例中，所述第一下拉单元52还包括第十一电容C11，所述第十一电容C11的第一端连接所述第十一薄膜晶体管T11的源极，所述第十一电容C11的第二端连接所述第一时钟信号源CK、所述反相器54和所述第一下拉单元52连接。
进一步地，所述低压直流信号源VSS的电位和所述第n级GOA单元41Gn的信号低电位相等。所述第十一薄膜晶体管T11作为下拉执行单元，由所述第二时钟信号线XCKn传送的信号控制所述第n级GOA单元41Gn和所述低压直流信号源VSS的导通和断开。
具体地，所述下拉单元电路还包括第三节点Pn以及第四节点Kn，所述第三节点Pn一端连接所述第一时钟信号线CKn，另一端连接所述第十一电容C11；所述第四节点Kn一端连接所述第二时钟信号线XCKn，另一端连接所述第一薄膜晶体管T11的栅极。
进一步地，所述第十一电容C11为了抵消所述第四节点Kn对所述第n级GOA单元41Gn的电容耦合而设置的十二电容，所述十二电容C12的电容大小与所述第十一薄膜晶体管T11的漏极与栅极的寄生电容Cgd大小相同。
在本实施例中，所述第一下拉单元52将第n-4级GOA单元41Gn-4的信号拉低以及所述第二下拉单元53将第n级GOA单元41Gn的信号拉低，相当于一级GOA单元41被两个下拉单元下拉，相比图4中实施例，本实施例中的GOA单元41被双下拉单元将对应级的栅极驱动信号下拉至阈值电压，减小了栅极驱动信号下降沿所需要的时间。
请参阅图8，图8示出了前面几级GOA单元41和扫描线的连接关系。例如，所述显示面板100可以包括五个下拉模块51，分别是第一下拉模块511、第二下拉模块512、第三下拉模块513、第四下拉模块514和第五下拉模块515。其中，第一下拉模块511中的第一下拉单元52连接扫描线Scan1，第一下拉模块511中的第二下拉单元53连接扫描线Scan5，以及第一下拉模块511连接低压直流信号源VSS、高压直流信号源LC以及时钟信号源CK5；第二下拉模块512中的第一下拉单元52连接扫描线Scan2，第二下拉模块512中的第二下拉单元53连接扫描线Scan6，以及第二下拉模块512连接低压直流信号源VSS、高压直流信号源LC以及时钟信号源CK6；第三下拉模块513中的第一下拉单元52连接扫描线Scan3，第三下拉模块513中的第二下拉单元53连接扫描线Scan7，以及第三下拉模块513连接低压直流信号源VSS、高压直流信号源LC以及时钟信号源CK7；第四下拉模块514中的第一下拉单元52连接扫描线Scan4，第四下拉模块514中的第二下拉单元53连接扫描线Scan8，以及第四下拉模块514连接低压直流信号源VSS、高压直流信号源LC以及时钟信号源CK8；第五下拉模块515中的第一下拉单元52连接扫描线Scan5，第五下拉模块515中的第二下拉单元53连接扫描线Scan9，以及第五下拉模块515连接低压直流信号源VSS、高压直流信号源LC以及时钟信号源CK9。
另外，在图8的结构中，五个下拉模块51的右上角存在缺角，该缺角代表第二下拉单元53的设置位置，而非缺角的位置为所述第一下拉单元52，因此所述下拉模块51中缺角的设置可以起到标识作用。
从图中可以看出，第五条扫描线对应的第5个GOA单元41被第一下拉模块511中的第二下拉单元53和第五下拉模块515中第一下拉单元52下拉；同理，第6条扫描线对应的第6个GOA单元41被第二下拉模块512中的第二下拉单元53和第六下拉模块中第一下拉单元52下拉。即同一GOA单元41被两个下拉单元下拉至阈值电压，减小了栅极驱动信号下降沿所需要的时间。
在本申请的显示面板100中，所述反相器54包括第二十一薄膜晶体管T21、第二十二薄膜晶体管T22、第二十三薄膜晶体管T23以及第二十四薄膜晶体管T24。
在本实施例中，所述第二十一薄膜晶体管T21的栅极连接所述第二十一薄膜晶体管T21和所述第二十三薄膜晶体管T23的源极、高压直流信号源LC，所述第二十一薄膜晶体管T21漏极连接所述第二十二薄膜晶体管T22的源极和所述第二十三薄膜晶体管T23的栅极；所述第二十二薄膜晶体管T22的栅极连接所述第一下拉模块51中第十二薄膜晶体管的栅极和所述第一时钟信号源CK，所述第二十二薄膜晶体管T22的漏极连接所述低压直流信号源VSS；所述第二十二薄膜晶体管T22的漏极连接所述第二下拉单元53中第十一薄膜晶体管的栅极、第二时钟信号源XCK以及所述第二十四薄膜晶体管T24的源极；所述第二十四薄膜晶体管T24的栅极连接所述第一下拉模块51中第十二薄膜晶体管的栅极和所述第一时钟信号源CK，所述第二十四薄膜晶体管T24的源极连接所述第二下拉单元53中第十一薄膜晶体管的栅极、第二时钟信号源XCK，所述第二十四薄膜晶体管T24的漏极连接所述低压直流信号源VSS。本实施例中的反相器54主要是将所述第一时钟信号线CKn转换成与所述第一时钟信号线CKn互为反向信号的所述第二时钟信号线XCKn，相当于可以减少时钟信号线的数量，例如本实施例将时钟信号线的数量减半。
在本申请的显示面板100中，所述第一时钟信号源CK所发出的第一时钟信号与所述第二时钟信号源XCK发出的第二时钟信号为占空比50％的低频信号，所述第一时钟信号和第二时钟信号的相位相差1/2。
本申请提出了一种显示面板，所述显示面板包括显示区及非显示区，所述显示区内设置有数据线、扫描线以及引线，所述非显示区内设置有位于所述显示区第一侧的第一驱动电路，所述第一驱动电路包括级联的多个GOA单元，至少一所述GOA单元通过所述引线与所述扫描线电连接；同时，本申请还在除GOA单元外的非显示区内还设置有位于所述显示区第二侧的第二驱动电路，所述第二驱动电路与所述第一驱动电路相对设置，所述第二驱动电路包括至少一下拉模块，一所述下拉模块与至少两条所述引线电连接，其通过下拉模块将对应级的栅极驱动信号下拉至阈值电压Vth，减小了栅极驱动信号下降沿所需要的时间，增加了像素的充电时间，改善了显示画面的均匀性。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种显示模组及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。
Claims (10)
1.一种显示面板，其特征在于，所述显示面板包括显示区及位于所述显示区***的非显示区，所述显示区内设置有多条相互平行并依次排列的竖直的数据线、多条相互平行并依次排列的水平的扫描线、多条与所述数据线平行的引线以及呈阵列式排布的多个子像素，所述非显示区内设置有位于所述显示区第一侧的第一驱动电路，所述第一驱动电路包括级联的N个GOA单元，第n级GOA单元用于对第n级扫描线输出栅极驱动信号，至少一所述GOA单元通过所述引线与所述扫描线电连接，其中，第n级GOA单元为N个所述GOA单元中的任一者；
所述非显示区内还设置有位于所述显示区第二侧的第二驱动电路，所述第二驱动电路与所述第一驱动电路相对设置，所述第二驱动电路包括至少一下拉模块，一所述下拉模块与至少两条所述引线电连接。
2.根据权利要求1所述的显示面板，其特征在于，所述下拉模块包括第一薄膜晶体管，所述第一薄膜晶体管的栅极连接第一时钟信号源，所述第一薄膜晶体管的源极连接低压直流信号源，所述第一薄膜晶体管的漏极连接第n级GOA单元的栅极信号端。
3.根据权利要求1所述的显示面板，其特征在于，所述下拉模块包括：
第一下拉单元，用于将第n-4级GOA单元的栅极信号端的电位拉低至低压直流信号源；
第二下拉单元，用于将第n级GOA单元的栅极信号端的电位拉低至低压直流信号源；
反相器，用于将第一时钟信号源转换为第二时钟信号源；
所述第一下拉单元与所述反相器和第一电容连接，所述第二下拉单元与所述反相器和所述第一电容连接，所述第一下拉单元、所述第二下拉单元以及所述反相器与所述低压直流信号源连接。
4.根据权利要求3所述的显示面板，其特征在于，所述第一下拉单元包括第十二薄膜晶体管，所述第十二薄膜晶体管的栅极连接所述反相器和所述第一时钟信号源，所述第十二薄膜晶体管的源极连接第n-4级GOA单元的栅极信号端，所述第十二薄膜晶体管的漏极连接所述低压直流信号源。
5.根据权利要求4所述的显示面板，其特征在于，所述第一下拉单元还包括第十二电容，所述第十二电容的第一端连接所述第十二薄膜晶体管的源极，所述第十二电容的第二端连接所述第二时钟信号源、所述反相器和所述第二下拉单元连接。
6.根据权利要求4所述的显示面板，其特征在于，所述第二下拉单元包括第十一薄膜晶体管，所述第十一薄膜晶体管的栅极连接所述反相器和所述第二时钟信号源，所述第十一薄膜晶体管的源极连接第n级GOA单元的栅极信号端，所述第十一薄膜晶体管的漏极连接所述低压直流信号源。
7.根据权利要求6所述的显示面板，其特征在于，所述第一下拉单元还包括第十一电容，所述第十一电容的第一端连接所述第十一薄膜晶体管的源极，所述第十一电容的第二端连接所述第一时钟信号源、所述反相器和所述第一下拉单元连接。
8.根据权利要求3～7任一项所述的显示面板，其特征在于，所述反相器包括第二十一薄膜晶体管、第二十二薄膜晶体管、第二十三薄膜晶体管以及第二十四薄膜晶体管；
所述第二十一薄膜晶体管的栅极连接所述第二十一薄膜晶体管和所述第二十三薄膜晶体管的源极、高压直流信号源，所述第二十一薄膜晶体管漏极连接所述第二十二薄膜晶体管的源极和所述第二十三薄膜晶体管的栅极；
所述第二十二薄膜晶体管的栅极连接所述第一下拉模块中第十二薄膜晶体管的栅极和所述第一时钟信号源，所述第二十二薄膜晶体管的漏极连接所述低压直流信号源；
所述第二十二薄膜晶体管的漏极连接所述第二下拉单元中第十一薄膜晶体管的栅极、第二时钟信号源以及所述第二十四薄膜晶体管的源极；
所述第二十四薄膜晶体管的栅极连接所述第一下拉模块中第十二薄膜晶体管的栅极和所述第一时钟信号源，所述第二十四薄膜晶体管的源极连接所述第二下拉单元中第十一薄膜晶体管的栅极、第二时钟信号源，所述第二十四薄膜晶体管的漏极连接所述低压直流信号源。
9.根据权利要求8所述的显示面板，其特征在于，所述第一时钟信号源所发出的第一时钟信号与所述第二时钟信号源发出的第二时钟信号为占空比50％的低频信号，所述第一时钟信号和第二时钟信号的相位相差1/2。
10.根据权利要求1所述的显示面板，其特征在于，所述显示区包括第一区和第二区，任一所述扫描线包括位于所述第一区的第一线段和位于所述第二区的第二线段，所述扫描线的第一线段通过第一引线与对应的GOA单元电连接，所述扫描线的第二线段通过第二引线与对应的GOA单元电连接。
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