CN112530483A - 存储器控制器以及存储器数据接收方法 - Google Patents

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CN112530483A CN202010460485.8A CN202010460485A CN112530483A CN 112530483 A CN112530483 A CN 112530483A CN 202010460485 A CN202010460485 A CN 202010460485A CN 112530483 A CN112530483 A CN 112530483A
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陈世昌
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Abstract

一种存储器控制器以及存储器数据接收方法，所述存储器控制器包含：一延迟电路，用以使用一第一延迟值以及一第二延迟值来分别延迟取样时钟信号来产生一第一和一第二延迟取样时钟信号；一取样电路，使用第一延迟取样时钟信号的一第一边缘来取样数据信号以产生一第一取样值，并使用第二延迟取样时钟信号的一第二边缘来取样数据信号以产生一第二取样值；以及一校正电路，用以基于第一取样值和第二取样值和根据第一延迟值产生一取样延迟值。其中延迟电路使用取样延迟值产生一调整后取样时钟信号，且取样电路以调整后取样时钟信号取样该数据信号。

Description

存储器控制器以及存储器数据接收方法
技术领域
本发明涉及存储器控制器以及存储器数据接收方法，特别涉及可产生较佳的取样时钟信号的存储器控制器以及存储器数据接收方法。
背景技术
现有的存储器控制器在接收数据信号时，会使用来自一存储器的一取样时钟信号来取样数据信号。然而，若取样数据信号没有好好的选择，可能会得到错误的取样值。
发明内容
因此，本发明一目的为提供一种存储器控制器，其可以具有适合的取样相位的取样时钟信号来取样存储器数据。
本发明另一目的为提供一种存储器控制方法，其可以具有适合的取样相位的取样时钟信号来取样存储器数据
本发明一实施例公开了一种存储器控制器，包含：一延迟电路，用以从一存储器接收一取样时钟信号，使用一第一延迟值来延迟该取样时钟信号来产生一第一延迟取样时钟信号，并使用一第二延迟值来延迟该取样时钟信号来产生一第二延迟取样时钟信号；一取样电路，用以自该存储器接收一数据信号，使用该第一延迟取样时钟信号的一第一边缘来取样该数据信号以产生一第一取样值，并使用该第二延迟取样时钟信号的一第二边缘来取样该数据信号以产生一第二取样值；以及一校正电路，用以基于该第一取样值和该第二取样值并根据该第一延迟值产生一取样延迟值；其中该延迟电路使用该取样延迟值产生一调整后取样时钟信号，且该取样电路以该调整后取样时钟信号取样该数据信号。
本发明另一实施例公开了一种存储器数据接收方法，包含：(a)以一第一延迟值延迟来自一存储器的一取样时钟信号来产生一第一延迟取样时钟信号；(b)以一第二延迟值延迟该取样时钟信号来产生一第二延迟取样时钟信号；(c)以该第一延迟取样时钟信号的一第一边缘来取样该数据信号以产生一第一取样值；(d)以该第二延迟取样时钟信号的一第二边缘来取样该数据信号以产生一第二取样值；(e)基于该第一取样值和该第二取样值并根据该第一延迟值产生一取样延迟值；以及(f)以该取样延迟值产生一调整后取样时钟信号，且以该调整后取样时钟信号取样该数据信号。
根据前述实施例，可使用具有较佳相位的取样时钟信号来接收存储器数据，以确保被取样的存储器数据是正确的数据。
附图说明
图1为示出了根据本发明一实施例的存储器控制器的方框图。
图2、图3和图4为示出了根据本发明不同实施例的图1的存储器控制器的动作的示意图。
图5示出了根据本发明一实施例的取样电路的电路图。
图6为示出了根据本发明另一实施例的存储器控制器的方框图。
图7为示出了根据本发明实施例的图6的存储器控制器的动作的示意图。
图8为示出了根据本发明一实施例的存储器数据接收方法的流程图。
符号说明
100、600 存储器控制器
101 延迟电路
103 取样电路
105 校正电路
601 延迟检测电路
MD 存储器
SU_1、SU_2、SU_3 取样单元
具体实施方式
以下将以多个实施例来说明本发明的概念。还请留意，以下描述中的“第一”、“第二”或是类似描述仅用以定义不同的元件或信号，但并非用以限定其顺序。
图1为示出了根据本发明一实施例的存储器控制器的方框图。如图1所示，存储器控制器100包含一延迟电路101、一取样电路103和一校正电路105。延迟电路101从存储器MD接收取样时钟信号SC，并分别使用不同的延迟值来延迟取样时钟信号SC以产生延迟取样时钟信号DSC_1、DSC_2…DSC_m，其中m为正整数。取样电路103从存储器MD接收数据信号DQ，并使用不同的延迟取样时钟信号的边缘对数据信号DQ进行取样以产生不同的取样值SV_1、SV_2…SV_n，其中n为正整数。m和n可以相同，也可以不同。校正电路105根据取样值SV_1、SV_2…SV_n中的至少两个来调整延迟电路101的延迟值。
图2、图3和图4为示出了根据本发明不同实施例的图1的存储器控制器的动作的示意图。在图2和图3的实施例中，上述的m和n为2。此外，在图4的实施例中，上述的m和n为3。然而，m和n可以是任何一个除了2和3外的正整数。
在图2的实施例中，延迟电路101以延迟值DV_1来延迟取样时钟信号DSC以产生延迟取样时钟信号DSC_1，并且以另一个延迟值DV_2来延迟取样时钟信号SC以产生延迟取样时钟信号DSC_2。延迟值DV_1大于延迟值DV_2。也就是说，延迟取样时钟信号DSC_2的相位领先于延迟取样时钟信号DSC_1的相位。此外，如图2所示，延迟取样时钟信号DSC_1具有边缘E_1，且延迟取样时钟信号DSC_2具有边缘E_2。在图2的实施例中，边缘E_1、E_2是上升边缘，但是边缘E_1、E_2中的至少一个可以是下降边缘。此外，在图2的实施例中，边缘E_2是延迟取样时钟信号DSC_2的所有边缘中最接近边缘E_1的边缘。
取样电路103以边缘E_1对数据信号DQ进行取样以产生取样值SV_1，并以边缘E_2对数据信号DQ进行取样以产生取样值SV_2。如果取样值SV_1和SV_2相同，则代表边缘E_1在数据信号DQ的中心附近，因此延迟取样时钟信号DSC_1具有良好的取样相位，且校正电路105不调整延迟值DV_1。也就是说，校正电路105直接将延迟值DV_1作为取样延迟值，且延迟电路101使用取样延迟值来产生调整后取样时钟信号以对数据信号DQ进行取样。相反的，如果取样值SV_1和SV_2不同，则代表边缘E_1接近数据信号DQ的数据边缘DE_1，因此延迟取样时钟信号DSC_1具有较差的取样相位，且校正电路105会调整延迟值DV_1。详细言之，校正电路105调整延迟值DV_1以产生取样延迟值，且延迟电路101使用取样延迟值以产生调整后取样时钟信号，且取样电路以调整后取样时钟信号来取样数据信号DQ。例如，如果取样值SV_1和SV_2不同，则意味着边缘E_1接近数据边缘DE_1，因此延迟值DV_1增加，使得边缘E_1更接近数据信号DQ的中心。还请留意，如果未调整延迟值DV_1，则将第一延迟时钟信号DSC_1作为调整后取样时钟信号。
在图3的实施例中，延迟电路101以延迟值DV_1来延迟取样时钟信号DSC来产生延迟取样时钟信号DSC_1，并且以另一延迟值DV_3来延迟取样时钟信号SC以产生延迟取样时钟信号DSC_3。延迟值DV_1小于延迟值DV_3。也就是说，延迟取样时钟信号DSC_1的相位领先于延迟取样时钟信号DSC_3的相位。与图2的动作类似，取样电路103以边缘E_1对数据信号DQ进行取样来产生取样值SV_1，并且以边缘E_3对数据信号DQ进行取样以产生取样值SV_3。在图3的实施例中，边缘E_3是延迟取样时钟信号DSC_3的所有边缘中的最接近边缘E_1的边缘。
如果取样值SV_1和SV_3相同，则校正电路105直接将延迟值DV_1作为取样延迟值，且延迟电路101以取样延迟值来产生调整后取样时钟信号来对数据信号DQ进行取样。相反的，如果取样值SV_1和SV_2不同，则校正电路105调整延迟值DV_1来产生取样延迟值，且延迟电路101使用取样延迟值以产生调整后取样时钟信号来取样数据信号DQ。例如，如果取样值SV_1和SV_3不同，则代表边缘E_1接近数据信号DQ的数据边缘DE_2，因此延迟值DV_1会被减少，使得边缘E_1更靠近数据信号DQ的中心。
对于图2和图3的实施例，图1中的m和n为2。此外，对于图4的实施例，图1中的m和n为3。图4的实施例可以被认为是图2和图3的实施例的组合。
在图4的实施例中，延迟电路101以延迟值DV_1延迟取样时钟信号DSC来产生延迟取样时钟信号DSC_1，并以另一个延迟值DV_2延迟取样时钟信号SC来产生延迟取样时钟信号DSC_2，并使用另一个延迟值DV_3来延迟取样时钟信号SC以产生延迟取样时钟信号DSC_3。延迟值DV_1大于延迟值DV_2但小于延迟值DV_3。也就是说，延迟取样时钟信号DSC_1的相位领先于延迟取样时钟信号DSC_3的相位，但落后于延迟取样时钟信号DSC_2的相位。取样电路103分别以边缘E_1、E_2、E_3对数据信号DQ进行取样，来产生取样值SV_1、SV_2和SV_3。
如果取样值SV_1、SV_2和SV_3相同，则校正电路105直接将延迟值DV_1作为取样延迟值，且延迟电路101以取样延迟值产生调整后取样时钟信号以取样数据信号DQ。相反的，如果取样值SV_1、SV_3相同，但是取样值SV_1和SV_2不同，代表边缘E_1靠近数据边缘DE_1，因此校正电路105会增加延迟值DV_1，使得边缘E_1更靠近数据信号DQ的中心。而且，如果取样值SV_1、SV_2相同，但是取样值SV_1和SV_3不同，则代表边缘E_1靠近数据边缘DE_2，因此校正电路105会减少延迟值DV_1，使得边缘E_1更靠近数据信号DQ的中心。
在前述实施例中描述的校正动作可以周期性地执行，且可在每个数据接收动作之前执行校正动作。此外，在一实施例中，可以对每个数据接收动作执行多次校正动作，并且从这些校正动作中获取的多个延迟值DV_1中选择最佳的延迟值DV_1。
图1中的延迟电路101可以是包含多个串联的延迟级的延迟链。而且，校正电路105可以是包含多个逻辑门的电路，该逻辑门可以比较取样值SV_1…SV_n，并相应地输出信号以控制延迟电路101。此外，校正电路105可以是安装有至少一个程序的处理器，因此可以比较取样值SV_1…SV_n，并据此输出信号以控制延迟电路101。
此外，取样电路103可以包含各种电路。图5示出了根据本发明一实施例的取样电路的电路图。如图5所示，取样电路103包含多个取样单元SC_1、SC_2…，其可以是触发器或可以根据延迟的取样时钟信号DSC_1、DSC_2…DSC_n对数据信号DQ进行取样的任何其他元件。在此例中，取样单元的数量是3，其对应于图4的实施例。
如图5所示，取样单元SU_1以延迟取样时钟信号DSC_1对数据信号DQ进行取样以产生取样值SV_1，取样单元SU_2以延迟取样时钟信号DSC_2对数据信号DQ进行取样以产生取样值SV_2，取样单元SU_3通过延迟取样时钟信号DSC_3对数据信号DQ进行取样以产生取样值SV_3。然而，取样电路103的电路不限于图5所示的实施例。
由于提供给延迟电路101的每个延迟级的延迟值可能受到诸如温度或电压的各种因素的影响。本发明提供的存储器控制器还可以提供一种补偿机制。图6为示出了根据本发明另一实施例的存储器控制器600的方框图。除了延迟电路101、取样电路103和校正电路105之外，存储器控制器600还包含延迟检测电路601，该延迟检测电路601可以检测不同延迟时钟信号的边缘之间的延迟间隔中的至少一个是否落入预定间隔中。因此可将延迟间隔控制在预定间隔内。
图7为示出了根据本发明实施例的图6的存储器控制器的动作的示意图，其对应于图3的实施例。如图7所示，延迟检测电路601检测边缘E_1和E_2之间的延迟间隔DI_1和边缘E_1和E_3之间的延迟间隔DI_2。另外，延迟检测电路601控制延迟间隔DI_1以落入第一预定间隔，并且控制延迟间隔DI_2以落入第二预定间隔。许多方法可用以更改延迟间隔。例如，延迟检测电路601可改变用于产生延迟取样时钟信号DSC_1的延迟级的数量，或者可改变用于产生延迟取样时钟信号DSC_2的延迟级的数量，以调整延迟间隔DI_1。
第一预定间隔和第二预定间隔可以相同，也可以不同。以此方式，可以补偿由于延迟级提供的延迟值的变化引起的延迟间隔DI_1和延迟间隔DI_2的变化。如果由延迟级提供的延迟值没有得到补偿，则延迟间隔D1、D2可能太大或太小，以致影响校正电路105的判断。还请理解，在图6和图7中公开的概念也可施行在图2和图3所示的实施例，并且可以施行在本发明提供的任何其他存储器控制器。
根据前述实施例，可得到图8所示的存储器数据接收方法，其包含以下步骤：
步骤801
以一第一延迟值延迟来自一存储器的一取样时钟信号来产生一第一延迟取样时钟信号(例如：图2或图3中的DSC_1)。
步骤803
以一第二延迟值延迟取样时钟信号来产生一第二延迟取样时钟信号(例如：图2中的DSC_2或图3中的DSC_3)。
步骤805
以第一延迟取样时钟信号的一第一边缘(例如：图2或图3中的E_1)来取样数据信号以产生一第一取样值(例如：图2或图3中的SV_1)。
步骤807
以第二延迟取样时钟信号的一第二边缘(例如：图2或图3中的E_2)来取样数据信号以产生一第二取样值(例如：图2或图3中的SV_2)。
步骤809
基于第一取样值和该第二取样值并根据第一延迟值产生一取样延迟值。若第一延迟值未被调整，则第一延迟值本身作为取样延迟值。
步骤811
以该取样延迟值产生一调整后取样时钟信号，且以该调整后取样时钟信号取样该数据信号。若第一延迟值未被调整，则第一延迟时钟信号本身作为调整后取样时钟信号。
本发明所提供的存储器数据接收方法的其他详细步骤已详述于前述实施例，故在此不再赘述。
根据前述实施例，可使用具有优选相位的取样时钟信号来接收存储器数据，以确保被取样的存储器数据是正确的数据。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种存储器控制器，包含：
一延迟电路，用以从一存储器接收一取样时钟信号，使用一第一延迟值来延迟该取样时钟信号来产生一第一延迟取样时钟信号，并使用一第二延迟值来延迟该取样时钟信号来产生一第二延迟取样时钟信号；
一取样电路，用以自该存储器接收一数据信号，使用该第一延迟取样时钟信号的一第一边缘来取样该数据信号以产生一第一取样值，并使用该第二延迟取样时钟信号的一第二边缘来取样该数据信号以产生一第二取样值；以及
一校正电路，用以基于该第一取样值和该第二取样值并根据该第一延迟值产生一取样延迟值；
其中该延迟电路使用该取样延迟值产生一调整后取样时钟信号，且该取样电路以该调整后取样时钟信号取样该数据信号。
2.如权利要求1所述的存储器控制器，
其中该第二边缘为该第二延迟取样时钟信号的所有边缘中最靠近该第一边缘的一边缘；
其中当该第一取样值以及该第二取样值不相同时，该校正电路调整该第一延迟值来产生该取样延迟值；
其中当该第一取样值以及该第二取样值相同时，该校正电路以该第一延迟值来作为该取样延迟值。
3.如权利要求2所述的存储器控制器，其中该第一延迟值大于该第二延迟值。
4.如权利要求2所述的存储器控制器，其中该第一延迟值小于该第二延迟值。
5.如权利要求1所述的存储器控制器，
其中该延迟电路还使用一第三延迟值来延迟该取样时钟信号以产生第三延迟取样时钟信号，且该取样电路以该第三延迟取样时钟信号的一第三边缘来取样该数据信号以产生一第三取样值；
其中该第一延迟值大于该第二延迟值且小于该第三延迟值；
其中该校正电路基于该第一取样值、该第二取样值、和该第三取样值并根据该第一延迟值产生该取样延迟值。
6.如权利要求5所述的存储器控制器，
其中当该第一取样值不同于该第二取样值或该第三取样值时，该校正电路调整该第一延迟值来产生该取样延迟值；
其中当该第一取样值、该第二取样值以及该第三取样值相同时，该校正电路以该第一延迟值来作为该取样延迟值。
7.如权利要求5所述的存储器控制器，
其中该第二边缘为该第二延迟取样时钟信号的所有边缘中最靠近该第一边缘的一边缘，且该第三边缘为该第三延迟取样时钟信号的所有边缘中最靠近该第一边缘的一边缘；
其中该存储器控制器还包含一延迟检测电路，用以使该第一边缘和该第二边缘间的延迟间隔落于一第一预定间隔，并使该第一边缘和该第三边缘间的延迟间隔落于一第二预定间隔。
8.如权利要求1所述的存储器控制器，
其中该第二边缘为该第二延迟取样时钟信号的所有边缘中最靠近该第一边缘的一边缘；
其中该存储器控制器还包含一延迟检测电路，用以使该第一边缘和该第二边缘间的延迟间隔落于一预定间隔。
9.一种存储器数据接收方法，包含：
步骤(a)以一第一延迟值延迟来自一存储器的一取样时钟信号来产生一第一延迟取样时钟信号；
步骤(b)以一第二延迟值延迟该取样时钟信号来产生一第二延迟取样时钟信号；
步骤(c)以该第一延迟取样时钟信号的一第一边缘来取样数据信号以产生一第一取样值；
步骤(d)以该第二延迟取样时钟信号的一第二边缘来取样数据信号以产生一第二取样值；
步骤(e)基于该第一取样值和该第二取样值并根据该第一延迟值产生一取样延迟值；以及
步骤(f)以该取样延迟值产生一调整后取样时钟信号，且以该调整后取样时钟信号取样该数据信号。
10.如权利要求9所述的存储器数据接收方法，
其中该第二边缘为该第二延迟取样时钟信号的所有边缘中最靠近该第一边缘的一边缘；
其中当该第一取样值以及该第二取样值不相同时，该步骤(e)调整该第一延迟值来产生该取样延迟值；
其中当该第一取样值以及该第二取样值相同时，该步骤(e)以该第一延迟值来作为该取样延迟值。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11790964B1 (en) * 2022-03-28 2023-10-17 Changxin Memory Technologies, Inc. Data reading/writing circuit, method, and device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1665135A (zh) * 2004-01-20 2005-09-07 三星电子株式会社 延迟信号产生器电路以及包括该电路的存储器***
CN101364425A (zh) * 2007-08-08 2009-02-11 联发科技股份有限公司 存储器控制方法及其电路
CN101527555A (zh) * 2008-03-07 2009-09-09 瑞昱半导体股份有限公司 取样电路及取样方法
CN103065677A (zh) * 2012-12-14 2013-04-24 东南大学 基于延迟单元的自校准***
CN104753504A (zh) * 2013-12-30 2015-07-01 爱思开海力士有限公司 用于校正偏斜的接收器电路、包括其的半导体设备及***
TW201606792A (zh) * 2014-08-04 2016-02-16 瑞昱半導體股份有限公司 記憶體控制電路及相關的記憶體控制方法
CN105654986A (zh) * 2014-11-14 2016-06-08 群联电子股份有限公司 取样电路模块、存储器控制电路单元及数据取样方法
US20170097655A1 (en) * 2015-10-05 2017-04-06 Samsung Electronics Co., Ltd. System on chip and integrated circuit for performing skew calibration using dual edge and mobile device including the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI489482B (zh) * 2014-04-25 2015-06-21 群聯電子股份有限公司 取樣電路模組、記憶體控制電路單元及資料取樣方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1665135A (zh) * 2004-01-20 2005-09-07 三星电子株式会社 延迟信号产生器电路以及包括该电路的存储器***
CN101364425A (zh) * 2007-08-08 2009-02-11 联发科技股份有限公司 存储器控制方法及其电路
CN101527555A (zh) * 2008-03-07 2009-09-09 瑞昱半导体股份有限公司 取样电路及取样方法
CN103065677A (zh) * 2012-12-14 2013-04-24 东南大学 基于延迟单元的自校准***
CN104753504A (zh) * 2013-12-30 2015-07-01 爱思开海力士有限公司 用于校正偏斜的接收器电路、包括其的半导体设备及***
TW201606792A (zh) * 2014-08-04 2016-02-16 瑞昱半導體股份有限公司 記憶體控制電路及相關的記憶體控制方法
CN105654986A (zh) * 2014-11-14 2016-06-08 群联电子股份有限公司 取样电路模块、存储器控制电路单元及数据取样方法
US20170097655A1 (en) * 2015-10-05 2017-04-06 Samsung Electronics Co., Ltd. System on chip and integrated circuit for performing skew calibration using dual edge and mobile device including the same

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