CN104753504A - 用于校正偏斜的接收器电路、包括其的半导体设备及*** - Google Patents

Abstract

一种接收器电路包括去串行化单元、采样时钟控制单元和采样时钟发生单元。去串行化单元被配置为接收采样时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号。采样时钟控制单元被配置为响应于所述多个内部数据信号和第一组时钟信号而产生延迟控制信号和同步完成信号。采样时钟发生单元响应于延迟控制信号而延迟第一组时钟信号并提供延迟的第一组时钟信号作为采样时钟信号，以及响应于同步完成信号而提供具有相对于第一组时钟信号领先了预定量的相位的第二组时钟信号作为采样时钟信号。

Description

用于校正偏斜的接收器电路、包括其的半导体设备及***

相关申请的交叉引用

本申请要求2013年12月30日向韩国知识产权局提交的韩国专利申请第10-2013-0166553号的优先权，其全部内容以引用方式并入本文中。

技术领域

各种实施例涉及一种半导体设备，且更具体而言，涉及一种包括主装置和从属装置的半导体***。

背景技术

半导体***通常包括主装置和从属装置。主装置可通过向从属装置提供控制信号来操作从属装置。从属装置可在主装置的控制下储存从主装置接收的信息或输出所储存的信息。信息可为数据。

参见图1，示出现有技术的半导体***10的框图图示。半导体***10包括主装置11和从属装置12。主装置11可将多个信号传输至从属装置12。主装置11可将命令信号CMD、地址信号ADD和时钟信号CLK提供至从属装置12。主装置11可传输数据DQ0-DQn以储存在从属装置12中以及可自从属装置12接收数据DQ0-DQn。

数据DQ0-DQn可经由多个数据总线来传输，所述数据总线将主装置11通信地耦接至从属装置12。从属装置12包括多个焊盘和多个接收器电路，其中每个焊盘和每个接收器电路通信地耦接至所述多个数据总线中的相关一个。从属装置12可与时钟信号CLK同步地在焊盘和接收器电路处接收经由所述多个数据总线传输的数据DQ0-DQn。在许多情况下，当数据DQ0-DQn基本上同时经由数据总线从主装置11传输时，从属装置12可能不是基本上同时接收所述数据。这可能是因为多种不同的情况，诸如，例如与数据总线相关的偏斜(skew)、与焊盘相关的工艺变化、或与接收器电路相关的工艺变化。

发明内容

在一个实施例中，一种接收器电路可包括：去串行化单元，被配置为接收采样时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号；采样时钟控制单元，被配置为响应于所述多个内部数据信号和第一组时钟信号而产生延迟控制信号和同步完成信号；以及采样时钟发生单元，被配置为响应于延迟控制信号而延迟第一组时钟信号并提供延迟的第一组时钟信号作为采样时钟信号，以及被配置为响应于同步完成信号而提供具有相对于第一组时钟信号领先了预定量的相位的第二组时钟信号作为采样时钟信号。

在一个实施例中，一种用于在半导体设备中校正偏斜的方法可包括以下步骤：在去串行化单元中，接收第一组时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号；响应于所述多个内部数据信号而延迟第一组时钟信号并将所述多个输入数据信号的边沿与第一组时钟信号的边沿同步；响应于边沿的同步，提供具有相对于第一组时钟信号领先了预定量的相位的第二组时钟信号至去串行化单元；在去串行化单元中，接收第二组时钟信号、对所述多个输入数据信号采样、以及产生所述多个内部数据信号。

附图说明

图1为现有技术的半导体***的框图图示；

图2为半导体***的实施例的框图图示；

图3为图2所示的从属装置的实施例的框图图示；

图4为图3所示的接收器电路的实施例的框图图示；

图5为图4所示的延迟选择单元的实施例的框图图示；

图6为时序图，其说明与半导体***的接收器电路的实施例的操作相关的时序；以及

图7为包括半导体设备的实施例的***的框图图示。

具体实施方式

以下将描述半导体设备的各种实施例。

参见图2，半导体***20可包括主装置21和从属装置22。主装置21可通过向从属装置22传输多个信号来管理从属装置22的操作。主装置21可传输信息至从属装置22以及自从属装置22接收信息。信息可为数据。主装置21可传输一个或更多个控制信号以及呈数据信号形式的数据至从属装置22以储存在从属装置22中。主装置21可发送一个或更多个控制信号至从属装置22以自从属装置22请求储存在从属装置22中的数据。

主装置21和从属装置22可经由多个总线通信。所述多个总线的实例可包括(但不限于)命令总线、地址总线、时钟总线和数据总线。主装置21可将命令信号CMD、地址信号ADD、时钟信号CLK和数据DQ0-DQn经由所述多个总线中的一个或更多个提供至从属装置22，且从属装置22可响应地将接收的数据DQ0-DQn储存在从属装置22中。主装置21可通过将命令信号CMD、地址信号ADD和时钟信号CLK经由所述多个总线中的一个或更多个提供至从属装置22而自从属装置22请求数据DQ0-DQn。从属装置22自主装置21接收命令信号CMD、地址信号ADD和时钟信号CLK，并响应地经由所述多个总线中的一个或更多个来传输请求的数据DQ0-DQn至主装置22。

从属装置22可分别经由命令总线、地址总线和时钟总线自主装置21接收信号CMD、ADD和CLK。从属装置22可经由多个数据总线自主装置21接收数据DQ0-DQn以储存在从属装置22。从属装置22根据自主装置21接收的命令信号CMD、地址信号ADD和时钟信号CLK来储存接收的数据DQ0-DQn。从属装置22可自主装置21接收请求以传输储存在从属装置22中的数据DQ0-DQn。从属装置22可接收命令信号CMD、地址信号ADD和时钟信号CLK，并根据接收的命令信号CMD、地址信号ADD和时钟信号CLK来取得储存在从属装置22中的数据。从属装置22可经由所述多个数据总线将取得的数据DQ0-DQn传输至主装置21。从属装置22可包括焊盘和接收器电路，并经由焊盘和接收器电路接收自主装置21传输的信号。从属装置22可包括接收器电路，并经由焊盘和接收器电路传输信号至主装置21。

主装置21可为存储器控制器或主机装置。主装置21的实例可包括(但不限于)中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、一个或更多个处理器核心、单核处理器、双核处理器、多核处理器、微处理器、主机处理器、控制器、多个处理器或控制器、芯片、微芯片、逻辑电路、集成电路(IC)和专用IC。从属装置22可为存储器设备。存储器设备的实例可包括(但不限于)易失性随机存取存储器设备和非易失性随机存取存储器设备。易失性随机存取存储器设备的实例是动态随机存取存储器(DRAM)。非易失性随机存取存储器设备的实例包括(但不限于)相变随机存取存储器(PCRAM)、电阻式随机存取存储器(ReRAM)、铁电式随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和自旋转移力矩随机存取存储器(STTRAM)。

当电力供应至主装置21和从属装置22时，主装置21和从属装置22可进行训练操作(training operation)。训练操作可与数据传输相关联。可进行训练操作以补偿可能由于与数据总线、焊盘和接收器电路中的一个或更多个相关的变化而发生的偏斜。从属装置22经由焊盘和接收器接收由主装置21以数据信号的形式传输的数据。可进行训练操作以补偿可能在焊盘和接收器电路之间发生的偏斜。作为进行训练操作的一部分，主装置21可将具有与训练操作有关的信息的训练信号TRN提供至从属装置22。训练信号TRN可为命令信号CMD。主装置21可传输呈训练数据信号形式的训练数据TDQ0–TDQn以用于对从属装置22的训练操作。训练数据TDQ0-TDQn可为具有预定模式的任意数据。从属装置22可自主装置21接收训练信号TRN和训练数据TDQ0-TDQn。

参见图3，从属装置22可包括多个数据接收器电路30_0-30_n。每个数据接收器电路30_0-30_n电耦接至相关的总线组。每个数据接收器电路30_0-30_n电耦接至一个或更多个相关焊盘(未示出)。所述多个数据接收器电路30_0-30_n中的每个可经由相关的数据总线组和焊盘来接收自主装置21传输的呈数据信号DQ0<0:3>-DQn<0:3>形式的数据。在训练操作期间，主装置21可经由数据总线传输具有预定模式的训练数据信号TDQ0–TDQn至从属装置22，所述预定模式与数据信号DQ0<0:3>-DQn<0:3>大体相似。从属装置22的所述多个数据接收器电路30_0-30_n可通过进行与接收训练数据信号TDQ0-TDQn相关的一个或更多个步骤来进行训练操作。

从属装置22可包括多相位时钟发生单元32。多相位时钟发生单元32可经由时钟总线接收自主装置21传输的时钟信号CLK。多相位时钟发生单元32可产生第一组时钟信号CLKA<0:3>。第一组时钟信号CLKA<0:3>可包括相对于接收的时钟信号CLK具有90度、180度和270度的相位延迟的时钟信号。所述多个数据接收器电路30_0-30_n可响应于第一组时钟信号CLKA<0:3>而经由所述多个数据总线来接收数据信号DQ0<0:3>-DQn<0:3>。例如，数据接收器30_0可响应于时钟信号CLKA<0:3>经由与数据接收器30_0相关的数据总线来接收数据信号DQ0<0:3>。主装置21可经由所述多个总线将多个数据信号传输至从属装置22。当主装置21经由所述多个数据总线中的每个而顺序地传输四个数据信号时，总计4*(n+1)个呈数据信号DQ0<0:3>-DQn<0:3>形式的数据可传输至从属装置22。所述多个数据接收器电路30_0-30_n可与第一组时钟信号CLKA<0:3>同步地顺序地接收所述多个数据信号。所述多个数据接收器电路30_0-30_n可与第一组时钟信号CLKA<0:3>同步地接收经由每个数据总线传输的数据信号DQ0<0:3>-DQn<0:3>，并可输出接收的数据作为内部数据信号DIN0<0:3>-DINn<0:3>。

在训练操作期间，所述多个数据接收器电路30_0-30_n可经由所述多个数据总线接收训练数据信号TDQ0-TDQn作为数据信号DQ0<0:3>-DQn<0:3>。所述多个数据接收器电路30_0-30_n可延迟第一组时钟信号CLKA<0:3>，并与延迟的时钟信号同步地接收训练数据信号TDQ0-TDQn。所述多个接收器电路30_0-30_n可与延迟的时钟信号同步地检测训练数据信号TDQ0-TDQn的电平改变，并基于检测结果确定第一组时钟信号CLKA<0:3>的延迟量。当第一组时钟信号CLKA<0:3>的延迟量被确定时，不论任何可能存在的偏斜，所述多个数据接收器电路30_0-30_n都可大体同时接收自主装置21传输的数据信号DQ0<0:3>-DQn<0:3>。当完成训练操作并开始正常操作时，所述多个数据接收器电路30_0-30_n可与延迟的时钟信号同步地接收经由数据总线自主装置21传输的数据信号DQ0<0:3>-DQn<0:3>。延迟的时钟信号可具有与延迟了预定延迟量的第一组时钟信号CLKA<0:3>的相位对应的相位。所述多个数据接收器电路30_0-30_n可输出接收的数据作为内部数据信号DIN0<0:3>-DINn<0:3>。

图4为图3所示的多个数据接收器电路30_0-30_n之一的实施例的框图图示。图4中所示的第一数据接收器电路30_0与其它的数据接收器电路30_1-30_n大体相似。第一数据接收器电路30_0可包括去串行化单元100、采样时钟控制单元200、采样时钟发生单元300和输入缓冲器400。去串行化单元100可接收多个输入数据信号DQ0<0:3>和采样时钟信号SCLK<0:3>。去串行化单元100可利用采样时钟信号SCLK<0:3>来对所述多个输入数据信号DQ0<0:3>采样，并产生多个内部数据信号DIN0<0:3>。可使用时钟信号根据输入数据信号的输入顺序来对数据信号采样。所述多个输入数据信号DQ0<0:3>可以是经由输入缓冲器400自主装置21接收的数据信号，或呈经由数据总线而顺序传输的串行数据的形式。输入缓冲器400可缓冲由主装置21接收的多个输入数据信号DQ0<0:3>。由去串行化单元100产生的多个内部数据信号DIN0<0:3>可经由在从属装置22内的多个内部数据总线而传输至从属装置22的内部电路。多个内部数据信号DIN0<0:3>可以产生为并行数据的形式。去串行化单元100可接收第一组时钟信号CLKA<0:3>作为采样时钟信号SCLK<0:3>、对多个输入数据信号DQ0<0:3>采样、并产生多个内部数据信号DIN0<0:3>。例如，当电力供应至主装置21和从属装置22并进行训练操作时，从属装置22可利用第一组时钟信号CLKA<0:3>对从主装置21接收的多个输入数据信号DQ0<0:3>采样。

采样时钟控制单元200可基于多个内部数据信号DIN0<0:3>和第一组时钟信号CLKA<0:3>来调整采样时钟信号SCLK<0:3>。采样时钟控制单元200可响应于多个内部数据信号DIN0<0:3>和第一组时钟信号CLKA<0:3>来产生延迟控制信号DU和同步完成信号SYNCB。采样时钟控制单元200可将延迟控制信号DU和同步完成信号SYNCB传输至采样时钟发生单元300。

采样时钟控制单元200可包括同步检测单元210和延迟控制单元220。同步检测单元210可通过检测内部数据信号DIN0<0:3>的电平来产生同步完成信号SYNCB。在进行训练操作期间，主装置21可将具有预定模式的输入数据信号DQ0<0:3>、或训练数据TDQ0传输至从属装置22。例如，输入数据信号DQ0<0:3>中的一个可具有高电平，而其它的输入数据信号DQ0<0:3>可具有低电平。在同步检测单元210检测到经由对输入数据信号DQ0<0:3>采样而产生的内部数据信号DIN0<0:3>全部都具有相同的电平时，同步检测单元210可将同步完成信号SYNCB使能。例如，在所有的内部数据信号DIN0<0:3>都具有低电平时，同步检测单元210可将同步完成信号SYNCB使能。在内部数据信号DIN0<0:3>的边沿之一与第一组时钟信号CLKA<0:3>的边沿之一相对于彼此同步时，同步检测单元210可将同步完成信号SYNCB使能。第一组时钟信号CLKA<0:3>中的一个可与接收输入数据信号DQ0<0:3>中的一个相关，并可用来对输入数据信号DQ0<0:3>采样。例如，当自主装置21接收的输入数据信号DQ0<0:3>的第一输入数据信号DQ0<0>具有高电平且其余的输入数据信号DQ0<0:3>具有低电平时，同步检测单元210可在第一输入数据信号DQ0<0>的边沿与第一组时钟信号CLKA<0:3>的第一时钟信号CLKA<0>的边沿相对于彼此同步时产生同步完成信号SYNCB，所述第一组时钟信号CLKA<0:3>的第一时钟信号CLKA<0>被提供作为用于对第一输入数据信号DQ0<0>采样的采样时钟信号SCLK<0>。在所有的内部数据信号DIN0<0:3>都具有低电平时，同步检测单元210可以将同步完成信号SYNCB使能。在所述多个输入数据信号DQ0<0:3>的第一输入数据信号DQ0<0>的下降沿与第一组时钟信号CLKA<0:3>的第一时钟信号CLKA<0>的上升沿相对于彼此同步时，同步完成信号SYNCB可被使能。

延迟控制单元220可基于接收的同步完成信号SYNCB和第一组时钟信号CLKA<0:3>而产生延迟控制信号DU。延迟控制单元220可响应于第一组时钟信号CLKA<0:3>而产生延迟控制信号DU直到同步完成信号SYNCB被使能。

采样时钟发生单元300可响应于延迟控制信号DU和同步完成信号SYNCB而将采样时钟信号SCLK<0:3>提供至去串行化单元100。采样时钟发生单元300可响应于延迟控制信号DU而延迟第一组时钟信号CLKA<0:3>，并输出延迟的第一组时钟信号作为采样时钟信号SCLK<0:3>。采样时钟发生单元300可响应于同步完成信号SYNCB而提供第二组时钟信号CLKB<0:3>和延迟的第一组时钟信号CLKA<0:3>中的一个作为采样时钟信号SCLK<0:3>。采样时钟发生单元300可提供第一组时钟信号CLKA<0:3>和延迟的第一组时钟信号作为采样时钟信号SCLK<0:3>。当同步完成信号SYNCB被使能时，采样时钟发生单元300可提供第二组时钟信号CLKB<0:3>作为采样时钟信号SCLK<0:3>。第二组时钟信号CLKB<0:3>可具有相对于第一组时钟信号CLKA<0:3>的相位领先了预定量的相位。所述预定量的相位可对应于输入数据信号DQ0<0:3>的窗口。采样时钟发生单元300可包括延迟选择单元310，所述延迟选择单元310被配置为响应于延迟控制信号DU而延迟第一组时钟信号CLKA<0:3>，以及响应于同步完成信号SYNCB而输出第二组时钟信号CLKB<0:3>和延迟的第一组时钟信号中的一个作为采样时钟信号SCLK<0:3>。

采样时钟发生单元300可包括相位内插单元320。相位内插单元320可基于第一组时钟信号CLKA<0:3>而产生第二组时钟信号CLKB<0:3>。如上所述，第二组时钟信号CLKB<0:3>可具有相对于第一组时钟信号CLKA<0:3>的相位领先了预定量的相位。例如，当数据信号的窗口对应于时钟信号的周期的大约四分之一时，所述预定量的相位可为时钟信号的周期的大约八分之一，且相位内插单元320可产生具有约0度、90度、180度和270度的相位的第一组时钟信号CLKA<0:3>，以及具有约315度、45度、135度和225度的相位的第二组时钟信号CLKB<0:3>。相位内插单元320可通过混合第一组时钟信号CLKA<0:3>的相位而产生第二组时钟信号CLKB<0:3>。

同步检测单元210可包括或非门NOR和多个触发器FF。同步检测单元210可包括所述多个触发器FF，其中触发器FF的数目可对应于内部数据信号DIN0<0:3>的数目。例如，在图4中，存在四个输入数据信号DQ0<0:3>和四个内部数据信号DIN0<0:3>，且同步检测单元210包括四个触发器FF。所述多个触发器FF中的每个可接收对应的内部数据信号DIN0<0:3>。所述多个触发器FF中的每个可在输入端子处接收电源电压VDD以及在时钟端子处接收对应的内部数据信号DIN0<0:3>。当对应的内部数据信号DIN0<0:3>自高电平改变至低电平时，所述多个触发器FF中的每个可输出电源电压VDD。或非门NOR可响应于所述多个触发器FF的输出而产生同步完成信号SYNCB。当所述多个触发器FF的输出中的一个或更多个具有高电平时，或非门NOR可将同步完成信号SYNCB使能。例如，当所述多个触发器FF的输出最初具有低电平时，或非门NOR可产生具有高电平的被禁止的同步完成信号SYNCB。当多个内部数据信号DIN0<0:3>中的一个改变至高电平并然后至低电平时，所述多个触发器FF中的对应一个的输出可改变成高电平，且或非门NOR可产生具有低电平的使能的同步完成信号SYNCB。

延迟控制单元200可包括与门AND和计数器221。与门AND可接收同步完成信号SYNCB和第一组时钟信号CLKA<0:3>作为输入。当同步完成信号SYNCB被禁止并具有高电平时，与门AND可将第一组时钟信号CLKA<0:3>传输至计数器221。当同步完成信号SYNCB被使能并具有低电平时，与门AND可阻止第一组时钟信号CLKA<0:3>传输至计数器221。计数器221可响应于第一组时钟信号CLKA<0:3>而产生延迟控制信号DU。当在计数器221处接收第一组时钟信号CLKA<0:3>的高脉冲时，延迟控制信号DU可具有多个比特，且计数器221可增加延迟控制信号DU的逻辑值。随着延迟控制信号DU的逻辑值增加，延迟选择单元310可实施用以延迟第一组时钟信号CLKA<0:3>的相位的延迟量可增加。

图5为图4所示的延迟选择单元310的实例的框图图示。延迟选择单元310可包括延迟单元311和多路复用器312。延迟单元311可接收第一组时钟信号CLKA<0:3>和延迟控制信号DU，并可基于延迟控制信号DU的值来延迟第一组时钟信号CLKA<0:3>。延迟单元311可包括多个单位延迟单元(未示出)。随着延迟控制单元220所产生的延迟控制信号DU的逻辑值逐渐增加时，延迟单元311可增加导通的单位延迟单元的数目。随着延迟控制信号DU的逻辑值增加，与延迟第一组时钟信号CLKA<0:3>相关的延迟量可增加。多路复用器312可接收来自延迟单元311的输出(其中来自延迟单元311的输出是延迟的第一组时钟信号CLKAD<0:3>)、第二组时钟信号CLKB<0:3>和同步完成信号SYNCB。多路复用器312可响应于同步完成信号SYNCB而将延迟单元311的输出(其中来自延迟单元311的输出是延迟的第一组时钟信号CLKAD<0:3>)和第二组时钟信号CLKB<0:3>中的一个输出作为采样时钟信号SCLK<0:3>。

图6为说明与数据接收器电路30_0的实施例的操作相关的时序的时序图。以下将参考图2至图6描述数据接收器电路30_0和半导体***20的实施例的操作的时序。当主装置21和从属装置22通电时，主装置21和从属装置22在初始化之后可进行训练操作以用来校正从属装置22的数据接收器电路30_0至30_n的偏斜。在训练操作期间，主装置21可将时钟信号CLK和具有预定模式的输入数据信号DQ0<0:3>提供至从属装置22。例如，输入数据信号DQ0<0:3>可呈顺序传输的串行数据的形式，并具有1、0、0和0的逻辑值。主装置21可在时钟信号CLK的每个周期将输入数据信号DQ0<0:3>提供至从属装置22。

从属装置22的多相位时钟发生单元32可自时钟信号CLK产生第一组时钟信号CLKA<0:3>。去串行化单元100可接收第一组时钟信号CLKA<0:3>作为采样时钟信号SCLK<0:3>、对多个输入数据信号DQ0<0:3>采样、并产生内部数据信号DIN0<0:3>，其中内部数据信号DIN0<0:3>的值为1、0、0和0。同步检测单元210可保持同步完成信号SYNCB的禁止状态，延迟控制单元220可将第一组时钟信号CLKA<0:3>延迟单位时间周期的量，且延迟选择单元310可产生延迟的第一组时钟信号CLKAD<0:3>作为采样时钟信号SCLK<0:3>。

去串行化单元100可与延迟的第一组时钟信号CLKAD<0:3>同步地对输入数据信号DQ0<0:3>采样。图6中的箭头指示当顺序延迟的第一组时钟信号CLKA<0:3>被产生作为采样时钟信号SCLK<0:3>时用于延迟对输入数据信号DQ0<0:3>采样的时序。当第一组时钟信号CLKA<0:3>被延迟时，输入数据信号DQ0<0:3>之中的第一数据信号DQ0<0>的下降沿与第一组时钟信号CLKA<0:3>之中的第一时钟信号SCLK<0>的上升沿相对于彼此同步，且去串行化单元100可产生具有0、0、0和0的逻辑值的多个内部数据信号DIN0<0:3>。同步检测单元210可检测内部数据信号DIN0<0:3>的第一内部数据信号DIN0<0>自高电平至低电平的转变，并将同步完成信号SYNCB使能至低电平。当同步完成信号SYNCB被使能时，延迟控制单元220可不增加延迟控制信号DU的逻辑值，且多路复用器312可提供第二组时钟信号CLKB<0:3>作为采样时钟信号SCLK<0:3>。

当已完成训练操作并开始正常操作时，去串行化单元100可根据第二组时钟信号CLKB<0:3>对自主装置21接收的输入数据信号DQ0<0:3>采样。数据接收器电路30_0至30_n可在自主装置21接收的输入数据信号DQ0<0:3>的中心处对输入数据信号DQ0<0:3>采样。数据接收器电路30_0通常可通过将第一组时钟信号CLKA<0:3>(其中延迟的第一组时钟信号CLKA<0:3>用作采样时钟信号SCLK<0:3>)延迟至输入数据信号DQ0<0:3>的下降沿、并使用可具有约为输入数据信号DQ0<0:3>的窗口的一半的领先相位的第二组时钟信号CLKB<0:3>作为采样时钟信号SCLK<0:3>，来将第二组时钟信号CLKB<0:3>的上升沿对准至输入数据信号DQ0<0:3>的中心。

从属装置22的数据接收器电路30_1-30_n可进行与接收器电路30_0大体相同的训练操作。数据接收器电路30_0至30_n分别可在大约相同的时序对输入数据信号DQ0<0:3>-DQn<0:3>采样，并产生内部数据信号DIN0<0:3>-DINn<0:3>。这可使得可能发生在焊盘和接收器电路中的偏斜得到校正。

参见图7，示出包括半导体设备1350的实施例的***1000的框图图示。在一个实施例中，存储器控制器1200是主装置21且半导体存储器件1350是从属装置22。在一个实施例中，半导体存储器件1350包括接收器电路的实施例。

在一个实施例中，***包括存储器控制器1200和半导体存储器件1350。半导体存储器件1350包括接收器电路。接收器电路包括去串行化单元100、采样时钟控制单元200和采样时钟发生单元300。去串行化单元100被配置为接收采样时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号。采样时钟控制单元200被配置为响应于所述多个内部数据信号和第一组时钟信号而产生延迟控制信号和同步完成信号。采样时钟发生单元300响应于延迟控制信号而将第一组时钟信号延迟并提供延迟的第一组时钟信号作为采样时钟信号，以及响应于同步完成信号而提供具有相对于第一组时钟信号领先了预定量的相位的第二组时钟信号作为采样时钟信号。

半导体存储器件1350的实例包括(但不限于)动态随机存取存储器、静态随机存取存储器、同步动态随机存取存储器(SDRAM)、同步图形随机存取存储器(SGRAM)、双数据速率动态随机存取存储器(DDR)和双数据速率SDRAM。

存储器控制器1200用在存储器件、处理器和计算机***的设计中。***1000可包括一个或更多个处理器或中央处理单元(“CPU”)1100。CPU 1100可单独地使用或与其它CPU组合使用。尽管主要以单数来提及CPU 1100，但本领域技术人员应了解具有任何数目的物理或逻辑CPU的***都是可实施的。

芯片组1150可电耦接至CPU 1100。芯片组1150是用于CPU 1100与***1000的其它组件之间的信号的通信路径，所述***1000可包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300。根据***1000的配置，可经由芯片组1150传输若干不同信号中的任何一个，且本领域技术人员应了解，在不改变***的基本性质下，可容易地调整信号在整个***1000上的路线。

如上所述，存储器控制器1200可电耦接至芯片组1150。存储器控制器1200可经由芯片组1150接收从CPU 1100提供的请求。在替代的实施例中，存储器控制器1200可集成至芯片组1150中。存储器控制器1200可电耦接至一个或更多个存储器件1350。存储器件1350可为若干工业标准存储器类型中的任何一个，包括(但不限于)单列直插存储器模块(“SIMM”)和双列直插存储器模块(“DIMM”)。进一步地，存储器件1350可通过储存指令和数据两者而有助于外部数据储存装置的安全移除。

芯片组1150可电耦接至I/O总线1250。I/O总线1250可用作从芯片组1150至I/O装置1410、1420和1430的信号的通信路径。I/O装置1410、1420和1430可包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可利用若干通信协议中的任何一个以与I/O装置1410、1420和1430通信。此外，I/O总线1250可集成至芯片组1150中。

盘驱动器控制器1450也可电耦接至芯片组1150。盘驱动器控制器1450可用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可通过储存指令和数据两者而有助于外部数据储存装置的断开。盘驱动器控制器1300和内部盘驱动器1450可实际上使用任何类型的通信协议(包括所有以上关于I/O总线1250所述的那些)彼此通信或与芯片组1150通信。

上述与图7相关的***1000仅是使用半导体存储器件1350的***的一个实例。在替代的实施例中，诸如手机或数码相机，组件可与图5中所示的实施例不同。

尽管以上已描述了某些实施例，但本领域技术人员应了解，所述的实施例仅作为实例。因此，本文所述的接收器电路、包括其的半导体设备和***不应受限于所述的实施例。确切地说，本文所述的接收器电路、包括其的半导体设备及***应仅根据所附权利要求并结合以上说明及附图来限制。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种接收器电路，包括：

去串行化单元，被配置为接收采样时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号；

采样时钟控制单元，被配置为响应于所述多个内部数据信号和第一组时钟信号而产生延迟控制信号和同步完成信号；以及

采样时钟发生单元，被配置为响应于所述延迟控制信号而延迟所述第一组时钟信号并提供延迟的第一组时钟信号作为所述采样时钟信号，以及被配置为响应于所述同步完成信号而提供具有相对于所述第一组时钟信号的相位领先了预定量的相位的第二组时钟信号作为所述采样时钟信号。

技术方案2.如技术方案1所述的接收器电路，其中所述采样时钟控制单元包括：

同步检测单元，被配置为通过检测所述多个内部数据信号的电平而产生所述同步完成信号；以及

延迟控制单元，被配置为响应于所述第一组时钟信号而产生所述延迟控制信号直至所述同步完成信号被使能。

技术方案3.如技术方案2所述的接收器电路，其中当所述多个输入数据信号中的一个具有高电平时，所述同步检测单元在所述多个内部数据信号具有低电平时将所述同步完成信号使能。

技术方案4.如技术方案1所述的接收器电路，其中所述采样时钟发生单元包括延迟选择单元，所述延迟选择单元被配置为响应于所述延迟控制信号而将所述第一组时钟信号延迟单位时间周期的量，以及响应于所述同步完成信号而提供所述第二组时钟信号和延迟的第一组时钟信号中的一个作为所述采样时钟信号。

技术方案5.如技术方案4所述的接收器电路，其中所述采样时钟发生单元还包括相位内插单元，所述相位内插单元被配置为基于所述第一组时钟信号而产生所述第二组时钟信号。

技术方案6.如技术方案4所述的接收器电路，其中所述延迟选择单元包括：

延迟单元，被配置为响应于所述延迟控制信号而产生被顺序地延迟了单位时间周期的量的延迟的第一组时钟信号；以及

多路复用器，被配置为响应于所述同步完成信号而提供所述延迟单元的输出和所述第二组时钟信号中的一个作为所述采样时钟信号。

技术方案7.如技术方案1所述的接收器电路，其中所述预定量的相位对应于所述多个输入数据信号的窗口的一半。

技术方案8.一种用于在半导体设备中校正偏斜的方法，包括以下步骤：

在去串行化单元中，接收第一组时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号；

响应于所述多个内部数据信号，延迟所述第一组时钟信号以及将所述多个输入数据信号的边沿与所述第一组时钟信号的边沿同步；

响应于所述边沿的同步，提供具有相对于所述第一组时钟信号领先了预定量的相位的第二组时钟信号至所述去串行化单元；以及

在所述去串行化单元中，接收所述第二组时钟信号、对所述多个输入数据信号采样、以及产生所述多个内部数据信号。

技术方案9.如技术方案8所述的用于在半导体设备中校正偏斜的方法，其中使用时钟信号根据所述多个输入数据信号的输入顺序来对所述数据信号采样。

技术方案10.如技术方案8所述的用于在半导体设备中校正偏斜的方法，其中所述多个输入数据信号中的一个具有高电平，以及

其中所述多个输入数据信号的边沿与所述第一组时钟信号的边沿的同步延迟所述第一组时钟信号直至同步完成信号被使能，以及当使用延迟的第一组时钟信号而采样的所述多个内部数据信号具有低电平时产生所述同步完成信号。

技术方案11.如技术方案10所述的用于在半导体设备中校正偏斜的方法，其中响应于所述同步完成信号而进行所述第二组时钟信号的提供。

技术方案12.如技术方案8所述的用于在半导体设备中校正偏斜的方法，其中所述预定量的相位对应于所述多个输入数据信号的窗口的一半。

技术方案13.如技术方案8所述的用于在半导体设备中校正偏斜的方法，还包括下步骤：基于所述第一组时钟信号而产生所述第二组时钟信号。

技术方案14.如技术方案8所述的用于在半导体设备中校正偏斜的方法，还包括以下步骤：在主装置中，在训练操作期间将具有预定模式的所述多个输入数据信号提供给所述半导体设备。

Claims (10)

1.一种接收器电路，包括：

去串行化单元，被配置为接收采样时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号；

采样时钟控制单元，被配置为响应于所述多个内部数据信号和第一组时钟信号而产生延迟控制信号和同步完成信号；以及

采样时钟发生单元，被配置为响应于所述延迟控制信号而延迟所述第一组时钟信号并提供延迟的第一组时钟信号作为所述采样时钟信号，以及被配置为响应于所述同步完成信号而提供具有相对于所述第一组时钟信号的相位领先了预定量的相位的第二组时钟信号作为所述采样时钟信号。

2.如权利要求1所述的接收器电路，其中所述采样时钟控制单元包括：

同步检测单元，被配置为通过检测所述多个内部数据信号的电平而产生所述同步完成信号；以及

延迟控制单元，被配置为响应于所述第一组时钟信号而产生所述延迟控制信号直至所述同步完成信号被使能。

3.如权利要求2所述的接收器电路，其中当所述多个输入数据信号中的一个具有高电平时，所述同步检测单元在所述多个内部数据信号具有低电平时将所述同步完成信号使能。

4.如权利要求1所述的接收器电路，其中所述采样时钟发生单元包括延迟选择单元，所述延迟选择单元被配置为响应于所述延迟控制信号而将所述第一组时钟信号延迟单位时间周期的量，以及响应于所述同步完成信号而提供所述第二组时钟信号和延迟的第一组时钟信号中的一个作为所述采样时钟信号。

5.如权利要求4所述的接收器电路，其中所述采样时钟发生单元还包括相位内插单元，所述相位内插单元被配置为基于所述第一组时钟信号而产生所述第二组时钟信号。

6.如权利要求4所述的接收器电路，其中所述延迟选择单元包括：

延迟单元，被配置为响应于所述延迟控制信号而产生被顺序地延迟了单位时间周期的量的延迟的第一组时钟信号；以及

多路复用器，被配置为响应于所述同步完成信号而提供所述延迟单元的输出和所述第二组时钟信号中的一个作为所述采样时钟信号。

7.如权利要求1所述的接收器电路，其中所述预定量的相位对应于所述多个输入数据信号的窗口的一半。

8.一种用于在半导体设备中校正偏斜的方法，包括以下步骤：

在去串行化单元中，接收第一组时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号；

响应于所述多个内部数据信号，延迟所述第一组时钟信号以及将所述多个输入数据信号的边沿与所述第一组时钟信号的边沿同步；

响应于所述边沿的同步，提供具有相对于所述第一组时钟信号领先了预定量的相位的第二组时钟信号至所述去串行化单元；以及

在所述去串行化单元中，接收所述第二组时钟信号、对所述多个输入数据信号采样、以及产生所述多个内部数据信号。

9.如权利要求8所述的用于在半导体设备中校正偏斜的方法，其中使用时钟信号根据所述多个输入数据信号的输入顺序来对所述数据信号采样。

10.如权利要求8所述的用于在半导体设备中校正偏斜的方法，其中所述多个输入数据信号中的一个具有高电平，以及

其中所述多个输入数据信号的边沿与所述第一组时钟信号的边沿的同步延迟所述第一组时钟信号直至同步完成信号被使能，以及当使用延迟的第一组时钟信号而采样的所述多个内部数据信号具有低电平时产生所述同步完成信号。