CN112383290A - 时钟占空比校准电路及方法、正交相位校准电路及方法 - Google Patents

Abstract

本发明的实施例公开了一种时钟占空比校准电路及方法、正交相位校准电路及方法，涉及集成电路技术领域，能够节省芯片面积，且不会增加电路设计的复杂度。所述时钟占空比校准电路用于对差分时钟信号进行校准，包括开关切换电路、时间数字转换器和数字状态机，差分时钟信号中的第一时钟信号经第一脉冲宽度调节电路连接开关切换电路的一个输入端，差分时钟信号中的第二时钟信号经第二脉冲宽度调节电路连接开关切换电路的另一个输入端；开关切换电路的输出端经时间数字转换器连接数字状态机的输入端，数字状态机的输出端连接第一至第二脉冲宽度调节电路的控制端。本发明适用于节省芯片面积的场合。

Description

时钟占空比校准电路及方法、正交相位校准电路及方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种时钟占空比校准电路及方法、正交相位校准电路及方法。

背景技术

时钟在芯片的信号处理中有着不可替代的作用，时钟的品质是决定芯片性能和稳定性的重要因素之一。随着芯片***复杂度和时钟频率的提高，时钟占空比校准电路(Duty-Cycle Corrector，DCC)的作用也显得愈发重要。在一个时钟周期中，高电平相对于一个时钟周期所占的比例，称之为占空比，一个理想时钟的占空比为50％，实际电路设计中，由于存在各种非理性因素，会导致占空比失真，偏离50％的比例，DCC是一种能够将失真的占空比重新校准为50％的电路。在诸如高速数字接口(Serdes)、无线收发机(WirelessTransceiver)、模拟数字转换器(Analog-to-digital converter，ADC)等电路***中，都有时钟占空比校准电路的需求。

图1为现有技术中一种典型结构的时钟占空比校准电路。CKP、CKN是待校准的输入时钟(差分时钟信号)，分别经过反相器A和低通滤波器R1-C1、以及反相器B和低通滤波器R2-C2之后，得到直流电压V_outp、V_outn，通过比较器来比较出V_outp和V_outn的电平高低，比较器的输出结果送给一个数字状态机(Finite State Machine，FSM)，数字状态机控制反相器A和反相器B的驱动能力来改变输出的时钟占空比。

图2为图1所示电路在不同时钟占空比下的电路状态示意图。当输入的时钟CKP、CKN为50％的占空比时，如图2中(a)所示，经过滤波器输出的直流电压V_outp＝V_outn＝Vdd/2，此时比较器的输出就会在高电平和低电平之间来回切换，数字状态机的输出不做任何改变，即可维持50％的时钟占空比输出。

如图2中(b)所示，当输入的时钟CKP、CKN为大于50％的占空比时，经过滤波器输出的直流电压V_outp＜V_outn，比较器的输出为低电平，那么数字状态机会根据比较器的输出，减弱反相器A下拉的驱动能力，减弱反相器B上拉的驱动能力，从而调整占空比，直到V_outp和V_outn的电平接近相等。如图2中(d)所示，当V_outp和V_outn的电平接近相等时，即可认为占空比已经校正回50％。

如图2中(c)所示，当输入的时钟CKP、CKN为小于50％的占空比时，经过滤波器输出的直流电压V_outp＞V_outn，比较器的输出为高电平，那么数字状态机会根据比较器的输出，减弱反相器A上拉的驱动能力，减弱反相器B下拉的驱动能力，直到V_outp和V_outn的电平接近相等。

发明人在研究过程中发现，现有的时钟占空比校准技术存在以下问题：

(1)如图1所示，需要通过低通滤波器来获取到一个直流电平，即需要低通滤波器的极点频率比较低，才能得到一个比较平滑的直流电平V_outp和V_outn，否则V_outp和V_outn就会存在比较大的电压纹波，使得校准不准确。因为低通滤波器所需的极点频率比较低，那么就需要比较大的电阻R1、R2或者比较大的电容C1、C2，这就会浪费比较大的芯片面积；

(2)现有的时钟占空比校准技术中有用到比较器电路，通常比较器电路都存在着失调的问题，如果需要得到较为准确的校准结果，那么必须先对比较器进行校准，这就需要引入额外的电路设计，增加了电路设计的复杂度。

发明内容

有鉴于此，本发明实施例提供一种时钟占空比校准电路及方法、正交相位校准电路及方法，以节省芯片面积，且不会增加电路设计的复杂度。

第一方面，本发明实施例提供一种时钟占空比校准电路，用于对差分时钟信号进行校准，包括开关切换电路、时间数字转换器和数字状态机，其中：

所述开关切换电路用于实现两个输入端和两个输出端之间的选择性导通；

所述差分时钟信号包括第一时钟信号和与所述第一时钟信号为差分关系的第二时钟信号，所述第一时钟信号经第一脉冲宽度调节电路连接所述开关切换电路的一个输入端，所述第二时钟信号经第二脉冲宽度调节电路连接所述开关切换电路的另一个输入端；

所述开关切换电路的输出端经所述时间数字转换器连接所述数字状态机的输入端，所述数字状态机的输出端连接所述第一脉冲宽度调节电路和第二脉冲宽度调节电路的控制端。

结合第一方面，在第一方面的一种实施方式中，所述第一脉冲宽度调节电路和第二脉冲宽度调节电路均为反相器。

结合第一方面，在第一方面的另一种实施方式中，所述时间数字转换器包括：

两个以上串联的第一延时单元，用于接收一个时钟信号；

两个以上串联的第二延时单元，用于接收另一时钟信号；以及，

两个以上触发器，每个触发器分别跨接在对应的第一延时单元的输出端和对应的第二延时单元的输出端之间。

第二方面，本发明实施例提供一种利用上述的时钟占空比校准电路进行占空比校准的方法，包括：

调节开关切换电路，实现两条通路的正常接通，使得时间数字转换器输出时钟周期高电平的量化值N-k-1，其中N为时间数字转换器中触发器的总数，k为输出低电平的触发器的序号，k取值范围为0～N-1；

调节开关切换电路，实现两条通路的交叉接通，使得时间数字转换器输出时钟周期低电平的量化值N-i-1，其中N为时间数字转换器中触发器的总数，i为输出低电平的触发器的序号，i取值范围为0～N-1；

根据所述时钟周期高电平的量化值和时钟周期低电平的量化值，调节所述第一脉冲宽度调节电路和第二脉冲宽度调节电路。

结合第二方面，在第二方面的一种实施方式中，所述根据所述时钟周期高电平的量化值和时钟周期低电平的量化值，调节所述第一脉冲宽度调节电路和第二脉冲宽度调节电路，包括：

若N-k-1/(N-k-1+N-i-1)＞N-i-1/(N-k-1+N-i-1)，则减小第一脉冲宽度调节电路的高电平脉宽，减小第二脉冲宽度调节电路的低电平脉宽；

和/或，若N-k-1/(N-k-1+N-i-1)＜N-i-1/(N-k-1+N-i-1)，则减小第一脉冲宽度调节电路的低电平脉宽，减小第二脉冲宽度调节电路的高电平脉宽；

和/或，若N-k-1/(N-k-1+N-i-1)和N-i-1/(N-k-1+N-i-1)两者之差小于预设阈值，则认为时钟占空比已经校正为50％。

第三方面，本发明实施例提供一种正交相位校准电路，用于对第一组差分时钟信号和第二组差分时钟信号进行校准，包括开关切换电路、时间数字转换器和数字状态机，其中：

所述开关切换电路用于实现四个输入端和两个输出端之间的选择性导通；

所述第一组差分时钟信号包括第一时钟信号和与所述第一时钟信号为差分关系的第二时钟信号，所述第一时钟信号经第一延迟调节器连接所述开关切换电路的第一输入端，所述第二时钟信号经第二延迟调节器连接所述开关切换电路的第二输入端；

所述第二组差分时钟信号包括第三时钟信号和与所述第三时钟信号为差分关系的第四时钟信号，所述第三时钟信号经第三延迟调节器连接所述开关切换电路的第三输入端，所述第四时钟信号经第四延迟调节器连接所述开关切换电路的第四输入端；

所述开关切换电路的输出端经所述时间数字转换器连接所述数字状态机的输入端，所述数字状态机的输出端连接所述第一至第四延迟调节器的控制端。

结合第三方面，在第三方面的一种实施方式中，所述第一至第四延迟调节器和开关切换电路之间分别设有第一至第四脉冲宽度调节电路；

所述数字状态机的输出端还连接所述第一至第四脉冲宽度调节电路的控制端。

结合第三方面，在第三方面的另一种实施方式中，所述第一至第四脉冲宽度调节电路均为反相器。

结合第三方面，在第三方面的再一种实施方式中，所述时间数字转换器包括：

两个以上串联的第一延时单元，用于接收一个时钟信号；

两个以上串联的第二延时单元，用于接收另一时钟信号；以及，

两个以上触发器，每个触发器分别跨接在对应的第一延时单元的输出端和对应的第二延时单元的输出端之间。

第四方面，本发明实施例提供一种利用上述的正交相位校准电路进行正交相位校准的方法，包括：

调节开关切换电路，实现第一组差分时钟信号与时间数字转换器的两个输入端之间的正常接通，使得时间数字转换器输出时钟周期高电平的量化值N-k-1，其中N为时间数字转换器中触发器的总数，k为输出低电平的触发器的序号，k取值范围为0～N-1；

调节开关切换电路，实现第一组差分时钟信号与时间数字转换器的两个输入端之间的交叉接通，使得时间数字转换器输出时钟周期低电平的量化值N-i-1，其中N为时间数字转换器中触发器的总数，i为输出低电平的触发器的序号，i取值范围为0～N-1；

调节开关切换电路，实现第一组差分时钟信号中的任一时钟信号、第二组差分时钟信号中的任一时钟信号与时间数字转换器的两个输入端之间的正常接通，使得时间数字转换器输出正交相位差的量化值N-j-1，其中N为时间数字转换器中触发器的总数，j为输出低电平的触发器的序号，j取值范围为0～N-1；

根据所述时钟周期高电平的量化值、时钟周期低电平的量化值和正交相位差的量化值，调节所述第一至第四延迟调节器。

结合第四方面，在第四方面的一种实施方式中，所述根据所述时钟周期高电平的量化值、时钟周期低电平的量化值和正交相位差的量化值，调节所述第一至第四延迟调节器，包括：

若N-j-1/(N-k-1+N-i-1)＞0.25，则通过第一延迟调节器和第二延迟调节器提前第一组差分时钟信号的相位，或通过第三延迟调节器和第四延迟调节器延后第二组差分时钟信号的相位；

和/或，若N-j-1/(N-k-1+N-i-1)＜0.25，则通过第一延迟调节器和第二延迟调节器延后第一组差分时钟信号的相位，或通过第三延迟调节器和第四延迟调节器提前第二组差分时钟信号的相位；

和/或，若N-j-1/(N-k-1+N-i-1)和0.25两者之差小于预设阈值，则认为第一组差分时钟信号和第二组差分时钟信号的正交相位已经校正为90°。

结合第四方面，在第四方面的另一种实施方式中，所述根据所述时钟周期高电平的量化值、时钟周期低电平的量化值和正交相位差的量化值，调节所述第一至第四延迟调节器之后还包括：

利用所述第一至第四脉冲宽度调节电路对第一组差分时钟信号和/或第二组差分时钟信号进行占空比校准。

本发明实施例的时钟占空比校准电路及方法、正交相位校准电路及方法，采用时间数字转换器替换了原有技术中的低通滤波电路，节省了芯片面积，并且通过数字的方法来量化占空比，替换了原有技术中的比较器，解决了原有技术中存在比较器失调的问题，不会增加电路设计的复杂度，提高了***可靠性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有技术中时钟占空比校准电路的结构图；

图2为图1所示电路在不同时钟占空比下的电路状态示意图；

图3为本发明的时钟占空比校准电路一个实施例的结构图；

图4为图3中时间数字转换器的结构详图，其中额外示出了开关切换状态为0(内部交叉线为虚线)的开关切换电路；

图5为图3中时间数字转换器的结构详图，其中额外示出了开关切换状态为1(内部交叉线为实线)的开关切换电路；

图6为图3中时间数字转换器的工作时序示意简图；

图7为本发明的正交相位校准电路一个实施例的结构图。

具体实施方式

下面结合附图对本发明实施例进行详细描述。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

一方面，本发明实施例提供一种时钟占空比校准电路，用于对差分时钟信号进行校准，如图3所示，包括开关切换电路10、时间数字转换器12和数字状态机14，其中：

开关切换电路10用于实现两个输入端和两个输出端之间的选择性导通；

差分时钟信号包括第一时钟信号CKP和与第一时钟信号CKP为差分关系的第二时钟信号CKN，第一时钟信号CKP经第一脉冲宽度调节电路181连接开关切换电路10的一个输入端，第二时钟信号CKN经第二脉冲宽度调节电路182连接开关切换电路10的另一个输入端；

开关切换电路10的输出端经时间数字转换器12连接数字状态机14的输入端，数字状态机14的输出端连接第一脉冲宽度调节电路181和第二脉冲宽度调节电路182的控制端。

在图3所示实施例中，第一脉冲宽度调节电路181和第二脉冲宽度调节电路182示例为单独的反相器，分别为反相器A和反相器B。可以理解的是，脉冲宽度调节电路还可以是两个串联的反相器，或是本领域的各种其他常规电路形式，此处不再赘述。

时间数字转换器(Time to Digital Converter，TDC)，是一种用于量测两个事件发生的时间间隔，并将时间间隔转化为数字量的电路，是连接在相位域与数字域之间的“桥梁”。TDC在全数字锁相环、仪器仪表、电子测量、激光雷达测距等领域有着广泛的应用。本实施例中，为提高测量精度，TDC优选为差分延迟线法TDC，此类TDC如图4-5所示，包括：

两个以上串联的第一延时单元(即图中两条主平行线中位置靠上的横线中的缓冲器)，用于接收一个时钟信号；

两个以上串联的第二延时单元(即图中两条主平行线中位置靠下的横线中的缓冲器)，用于接收另一时钟信号；以及，

两个以上触发器，每个触发器分别跨接在对应的第一延时单元的输出端和对应的第二延时单元的输出端之间。

在图4-5中，第一延时单元和第二延时单元的延迟时间分别是t1、t2，且t1＞t2，那么t1-t2即TDC的量测精度。

本发明中，基于图3所示实施例的时钟占空比校准电路进行占空比校准的方法，可以包括：

步骤1：调节开关切换电路，实现两条通路的正常接通，使得时间数字转换器输出时钟周期高电平的量化值N-k-1，其中N为时间数字转换器中触发器的总数，k为输出低电平的触发器的序号，k取值范围为0～N-1；

在图3中，时钟信号CKP、CKN经过反相器之后得到时钟CK_P、CK_N。本步骤中，开关切换电路实现两条通路的正常接通是指，时钟CK_P、CK_N经过开关切换电路之后，CK_P连接TDC的CK_PP，CK_N连接TDC的CK_NN(如图4所示)。

图6为图3中时间数字转换器的工作时序示意简图，如图6所示，时钟信号经过一级缓冲器(延时单元)之后，第一个触发器的D0输出为高电平，经过第二级缓冲器之后，第二个触发器的D1输出也为高电平，当某个触发器的DN-k输出的数值为低电平时，即认为时钟高电平的量测结束，得到时钟周期高电平的量化值为N-k-1，N的上限通常为256，故N-k-1的取值范围通常为0-255。

步骤2：调节开关切换电路，实现两条通路的交叉接通，使得时间数字转换器输出时钟周期低电平的量化值N-i-1，其中N为时间数字转换器中触发器的总数，i为输出低电平的触发器的序号，i取值范围为0～N-1；

本步骤中，开关切换电路实现两条通路的交叉接通是指，将时钟CK_P、CK_N进行开关切换，使时钟CK_P、CK_N经过开关切换电路之后，CK_P连接TDC的CK_NN，CK_N连接TDC的CK_PP(如图5所示)；然后同理可以得到时钟周期低电平的量化值为N-i-1，N-i-1的取值范围也为0-255。

步骤3：根据所述时钟周期高电平的量化值和时钟周期低电平的量化值，调节所述第一脉冲宽度调节电路和第二脉冲宽度调节电路。

本步骤中，由于已知时钟周期高电平的量化值N-k-1和时钟周期低电平的量化值N-i-1，故可以得到整个时钟周期的量化值为N-k-1+N-i-1，之后可根据时钟周期高/低电平的量化值占整个时钟周期的量化值的大小比例，调节第一脉冲宽度调节电路和第二脉冲宽度调节电路，以使占空比变为50％。

作为一种可选的实施例，所述步骤3可以包括：

若N-k-1/(N-k-1+N-i-1)＞N-i-1/(N-k-1+N-i-1)，则减小第一脉冲宽度调节电路的高电平脉宽，减小第二脉冲宽度调节电路的低电平脉宽；对应于图3所示实施例，则可以是减弱反相器A下拉的驱动能力，减弱反相器B上拉的驱动能力；

和/或，若N-k-1/(N-k-1+N-i-1)＜N-i-1/(N-k-1+N-i-1)，则减小第一脉冲宽度调节电路的低电平脉宽，减小第二脉冲宽度调节电路的高电平脉宽；对应于图3所示实施例，则可以是减弱反相器A上拉的驱动能力，减弱反相器B下拉的驱动能力；

和/或，若N-k-1/(N-k-1+N-i-1)和N-i-1/(N-k-1+N-i-1)两者之差小于预设阈值，则认为时钟占空比已经校正为50％。

综上，本发明实施例的时钟占空比校准电路，相对于现有技术，采用时间数字转换器替换了原有技术中的低通滤波器和比较器，并在时间数字转换器之前增加了一个开关切换电路。本发明实施例这种新型的时钟占空比校准电路，通过时间数字转换器量测出的相位差来判断占空比的调整方向，最终达到占空比校准的目的，其中采用时间数字转换器替换了原有技术中的低通滤波电路，从而节省了芯片面积，并且通过数字的方法来量化占空比，替换了原有技术中的比较器，从而解决了原有技术中存在比较器失调的问题，不会增加电路设计的复杂度。

理想的正交信号，其两个相位的差为90°，由于非理性因素的存在，实际电路的正交信号相位差会偏离90°，那么就需要引入正交相位校准电路(IQ Phase Calibration)。发明人在研究过程中发现，如果在电路设计中需要对正交相位进行校准的话，图1-2所示的现有技术将不再适用。

有鉴于此，另一方面，本发明实施例还提供一种正交相位校准电路，用于对第一组差分时钟信号和第二组差分时钟信号进行校准，如图7所示，包括开关切换电路20、时间数字转换器22和数字状态机24，其中：

开关切换电路20用于实现四个输入端和两个输出端之间的选择性导通；

第一组差分时钟信号包括第一时钟信号CKIP和与第一时钟信号CKIP为差分关系的第二时钟信号CKIN，第一时钟信号CKIP经第一延迟调节器261连接开关切换电路20的第一输入端，第二时钟信号CKIN经第二延迟调节器262连接开关切换电路20的第二输入端；

第二组差分时钟信号包括第三时钟信号CKQP和与第三时钟信号CKQP为差分关系的第四时钟信号CKQN，第三时钟信号CKQP经第三延迟调节器263连接开关切换电路20的第三输入端，第四时钟信号CKQN经第四延迟调节器264连接开关切换电路20的第四输入端；

开关切换电路20的输出端经时间数字转换器22连接数字状态机24的输入端，数字状态机24的输出端连接第一至第四延迟调节器261、262、263、264的控制端。

本实施例中，各时钟信号的相位关系可以分别如下：CKIP，0°；CKQP，90°；CKIN，180°；CKQN，270°。各延迟调节器(Delay adjuster)用于调整相位，其为本领域常规技术，例如可参考图4-5中的缓冲器(延时单元)，在该缓冲器的基础上增加控制延时长短的控制端即可得到。

作为一种可选的实施例，为同时实现占空比校准，第一至第四延迟调节器261、262、263、264和开关切换电路20之间可以分别设有第一至第四脉冲宽度调节电路281、282、283、284；

数字状态机24的输出端还连接第一至第四脉冲宽度调节电路281、282、283、284的控制端。

在图7所示实施例中，各脉冲宽度调节电路示例为单独的反相器。可以理解的是，脉冲宽度调节电路还可以是两个串联的反相器，或是本领域的各种其他常规电路形式，此处不再赘述。

作为另一种可选的实施例，为提高测量精度，TDC优选为差分延迟线法TDC，此类TDC如图4-5所示，包括：

两个以上串联的第一延时单元(即图中两条主平行线中位置靠上的横线中的缓冲器)，用于接收一个时钟信号；

两个以上串联的第二延时单元(即图中两条主平行线中位置靠下的横线中的缓冲器)，用于接收另一时钟信号；以及，

两个以上触发器，每个触发器分别跨接在对应的第一延时单元的输出端和对应的第二延时单元的输出端之间。

本发明中，基于图7所示实施例的正交相位校准电路进行正交相位校准的方法，可以包括：

步骤1：调节开关切换电路，实现第一组差分时钟信号与时间数字转换器的两个输入端之间的正常接通，使得时间数字转换器输出时钟周期高电平的量化值N-k-1，其中N为时间数字转换器中触发器的总数，k为输出低电平的触发器的序号，k取值范围为0～N-1；

在图7中，第一组差分时钟信号CKIP、CKIN经过延迟调节器和反相器之后得到时钟CK_IP、CK_IN，第二组差分时钟信号CKQP、CKQN经过延迟调节器和反相器之后得到时钟CK_QP、CK_QN。本步骤中，通过开关切换电路，将CK_IP连接TDC的CK_PP，CK_IN连接TDC的CK_NN，通过时间数字转换器，量测得到时钟周期高电平的量化值。量测方法与前相同，不再赘述。

步骤2：调节开关切换电路，实现第一组差分时钟信号与时间数字转换器的两个输入端之间的交叉接通，使得时间数字转换器输出时钟周期低电平的量化值N-i-1，其中N为时间数字转换器中触发器的总数，i为输出低电平的触发器的序号，i取值范围为0～N-1；

本步骤中，通过开关切换电路，将CK_IP连接TDC的CK_NN，CK_IN连接TDC的CK_PP，通过时间数字转换器，量测得到时钟周期低电平的量化值。

步骤3：调节开关切换电路，实现第一组差分时钟信号中的任一时钟信号(CKIP或CKIN)、第二组差分时钟信号中的任一时钟信号(CKQP或CKQN)与时间数字转换器的两个输入端之间的正常接通，使得时间数字转换器输出正交相位差的量化值N-j-1，其中N为时间数字转换器中触发器的总数，j为输出低电平的触发器的序号，j取值范围为0～N-1；

本步骤中，通过开关切换电路，例如可以将CK_IP连接TDC的CK_PP，CK_QP连接TDC的CK_NN，通过时间数字转换器，量测得到正交相位差的量化值。

步骤4：根据所述时钟周期高电平的量化值、时钟周期低电平的量化值和正交相位差的量化值，调节所述第一至第四延迟调节器。

本步骤中，由于已知时钟周期高电平的量化值N-k-1和时钟周期低电平的量化值N-i-1，故可以得到整个时钟周期的量化值为N-k-1+N-i-1，之后可根据正交相位差的量化值占整个时钟周期的量化值的大小比例，调节第一至第四延迟调节器，以使第一组差分时钟信号和第二组差分时钟信号的正交相位差变为90°。

作为一种可选的实施例，所述步骤4可以包括：

若N-j-1/(N-k-1+N-i-1)＞0.25，则通过第一延迟调节器和第二延迟调节器提前第一组差分时钟信号的相位，或通过第三延迟调节器和第四延迟调节器延后第二组差分时钟信号的相位；

和/或，若N-j-1/(N-k-1+N-i-1)＜0.25，则通过第一延迟调节器和第二延迟调节器延后第一组差分时钟信号的相位，或通过第三延迟调节器和第四延迟调节器提前第二组差分时钟信号的相位；

和/或，若N-j-1/(N-k-1+N-i-1)和0.25两者之差小于预设阈值，则认为第一组差分时钟信号和第二组差分时钟信号的正交相位已经校正为90°。

作为另一种可选的实施例，所述步骤4之后还可以包括：

步骤5：利用所述第一至第四脉冲宽度调节电路对第一组差分时钟信号和/或第二组差分时钟信号进行占空比校准。

本步骤中，占空比校准方法与图3所示实施例的占空比校准方法相同，此处不再赘述。本实施例中，先进行正交相位校准后进行占空比校准，能够避免相位校准影响占空比，这样才能一次性顺利实现正交相位校准和占空比校准。

综上，本发明实施例的正交相位校准电路中，包含有时钟占空比校准电路，采用时间数字转换器替换了原有技术中的低通滤波电路，节省了芯片面积，并且通过数字的方法来量化占空比，替换了原有技术中的比较器，解决了原有技术中存在比较器失调的问题，不会增加电路设计的复杂度，提高了***可靠性。

本发明实施例采用时间数字转换器将正交相位差和占空比进行数字量化，根据量化的结果调整因工艺电压温度等非理性效应带来的时钟正交相位失配和时钟占空比失调，将正交相位差校正为90°，且将占空比校正到50％，可同时进行正交相位校准和占空比校准。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (12)

1.一种时钟占空比校准电路，用于对差分时钟信号进行校准，其特征在于，包括开关切换电路、时间数字转换器和数字状态机，其中：

所述开关切换电路用于实现两个输入端和两个输出端之间的选择性导通；

所述差分时钟信号包括第一时钟信号和与所述第一时钟信号为差分关系的第二时钟信号，所述第一时钟信号经第一脉冲宽度调节电路连接所述开关切换电路的一个输入端，所述第二时钟信号经第二脉冲宽度调节电路连接所述开关切换电路的另一个输入端；

所述开关切换电路的输出端经所述时间数字转换器连接所述数字状态机的输入端，所述数字状态机的输出端连接所述第一脉冲宽度调节电路和第二脉冲宽度调节电路的控制端。

2.根据权利要求1所述的时钟占空比校准电路，其特征在于，所述第一脉冲宽度调节电路和第二脉冲宽度调节电路均为反相器。

3.根据权利要求1所述的时钟占空比校准电路，其特征在于，所述时间数字转换器包括：

两个以上串联的第一延时单元，用于接收一个时钟信号；

两个以上串联的第二延时单元，用于接收另一时钟信号；以及，

两个以上触发器，每个触发器分别跨接在对应的第一延时单元的输出端和对应的第二延时单元的输出端之间。

4.利用权利要求1-3中任一所述的时钟占空比校准电路进行占空比校准的方法，其特征在于，包括：

调节开关切换电路，实现两条通路的正常接通，使得时间数字转换器输出时钟周期高电平的量化值N-k-1，其中N为时间数字转换器中触发器的总数，k为输出低电平的触发器的序号，k取值范围为0～N-1；

调节开关切换电路，实现两条通路的交叉接通，使得时间数字转换器输出时钟周期低电平的量化值N-i-1，其中N为时间数字转换器中触发器的总数，i为输出低电平的触发器的序号，i取值范围为0～N-1；

根据所述时钟周期高电平的量化值和时钟周期低电平的量化值，调节所述第一脉冲宽度调节电路和第二脉冲宽度调节电路。

5.根据权利要求4所述的方法，其特征在于，所述根据所述时钟周期高电平的量化值和时钟周期低电平的量化值，调节所述第一脉冲宽度调节电路和第二脉冲宽度调节电路，包括：

若N-k-1/(N-k-1+N-i-1)＞N-i-1/(N-k-1+N-i-1)，则减小第一脉冲宽度调节电路的高电平脉宽，减小第二脉冲宽度调节电路的低电平脉宽；

和/或，若N-k-1/(N-k-1+N-i-1)＜N-i-1/(N-k-1+N-i-1)，则减小第一脉冲宽度调节电路的低电平脉宽，减小第二脉冲宽度调节电路的高电平脉宽；

和/或，若N-k-1/(N-k-1+N-i-1)和N-i-1/(N-k-1+N-i-1)两者之差小于预设阈值，则认为时钟占空比已经校正为50％。

6.一种正交相位校准电路，用于对第一组差分时钟信号和第二组差分时钟信号进行校准，其特征在于，包括开关切换电路、时间数字转换器和数字状态机，其中：

所述开关切换电路用于实现四个输入端和两个输出端之间的选择性导通；

所述第一组差分时钟信号包括第一时钟信号和与所述第一时钟信号为差分关系的第二时钟信号，所述第一时钟信号经第一延迟调节器连接所述开关切换电路的第一输入端，所述第二时钟信号经第二延迟调节器连接所述开关切换电路的第二输入端；

所述第二组差分时钟信号包括第三时钟信号和与所述第三时钟信号为差分关系的第四时钟信号，所述第三时钟信号经第三延迟调节器连接所述开关切换电路的第三输入端，所述第四时钟信号经第四延迟调节器连接所述开关切换电路的第四输入端；

所述开关切换电路的输出端经所述时间数字转换器连接所述数字状态机的输入端，所述数字状态机的输出端连接所述第一至第四延迟调节器的控制端。

7.根据权利要求6所述的正交相位校准电路，其特征在于，所述第一至第四延迟调节器和开关切换电路之间分别设有第一至第四脉冲宽度调节电路；

所述数字状态机的输出端还连接所述第一至第四脉冲宽度调节电路的控制端。

8.根据权利要求7所述的正交相位校准电路，其特征在于，所述第一至第四脉冲宽度调节电路均为反相器。

9.根据权利要求6所述的正交相位校准电路，其特征在于，所述时间数字转换器包括：

两个以上串联的第一延时单元，用于接收一个时钟信号；

两个以上串联的第二延时单元，用于接收另一时钟信号；以及，

两个以上触发器，每个触发器分别跨接在对应的第一延时单元的输出端和对应的第二延时单元的输出端之间。

10.利用权利要求6-9中任一所述的正交相位校准电路进行正交相位校准的方法，其特征在于，包括：

调节开关切换电路，实现第一组差分时钟信号与时间数字转换器的两个输入端之间的正常接通，使得时间数字转换器输出时钟周期高电平的量化值N-k-1，其中N为时间数字转换器中触发器的总数，k为输出低电平的触发器的序号，k取值范围为0～N-1；

调节开关切换电路，实现第一组差分时钟信号与时间数字转换器的两个输入端之间的交叉接通，使得时间数字转换器输出时钟周期低电平的量化值N-i-1，其中N为时间数字转换器中触发器的总数，i为输出低电平的触发器的序号，i取值范围为0～N-1；

调节开关切换电路，实现第一组差分时钟信号中的任一时钟信号、第二组差分时钟信号中的任一时钟信号与时间数字转换器的两个输入端之间的正常接通，使得时间数字转换器输出正交相位差的量化值N-j-1，其中N为时间数字转换器中触发器的总数，j为输出低电平的触发器的序号，j取值范围为0～N-1；

根据所述时钟周期高电平的量化值、时钟周期低电平的量化值和正交相位差的量化值，调节所述第一至第四延迟调节器。

11.根据权利要求10所述的方法，其特征在于，所述根据所述时钟周期高电平的量化值、时钟周期低电平的量化值和正交相位差的量化值，调节所述第一至第四延迟调节器，包括：

若N-j-1/(N-k-1+N-i-1)＞0.25，则通过第一延迟调节器和第二延迟调节器提前第一组差分时钟信号的相位，或通过第三延迟调节器和第四延迟调节器延后第二组差分时钟信号的相位；

和/或，若N-j-1/(N-k-1+N-i-1)＜0.25，则通过第一延迟调节器和第二延迟调节器延后第一组差分时钟信号的相位，或通过第三延迟调节器和第四延迟调节器提前第二组差分时钟信号的相位；

和/或，若N-j-1/(N-k-1+N-i-1)和0.25两者之差小于预设阈值，则认为第一组差分时钟信号和第二组差分时钟信号的正交相位已经校正为90°。

12.根据权利要求10所述的方法，其特征在于，所述根据所述时钟周期高电平的量化值、时钟周期低电平的量化值和正交相位差的量化值，调节所述第一至第四延迟调节器之后还包括：

利用所述第一至第四脉冲宽度调节电路对第一组差分时钟信号和/或第二组差分时钟信号进行占空比校准。

Images