CN112965565B - 一种低温漂的带隙基准电路 - Google Patents

一种低温漂的带隙基准电路 Download PDF

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Abstract

本发明提供了一种低温漂的带隙基准电路，包括：基准电压模块，基准电压模块的电源端连接于电压源，基准电压模块的接地端连接于参考地，基准电压模块的第一输出端连接于监测模块，基准电压模块的第二输出端输出基准电压信号；监测模块，其电源端连接于电压源，其接地端连接于参考地，其输入端连接于基准电压模块的第一输出端，监测模块的输出端输出监测电压信号；基准电压模块包括至少两个第一晶体管，第一晶体管为MOS管或三极管；监测模块包括第二晶体管，第二晶体管与第一晶体管的类型相同，以使监测电压信号与基准电压信号具有相同的温漂趋势。本发明能够在不做高温点校准的条件下，实现带隙基准电路的低温漂，减小芯片校准成本。

Description

一种低温漂的带隙基准电路
技术领域
本发明涉及集成电路技术领域，尤其涉及一种低温漂的带隙基准电路。
背景技术
目前产业界用的最多的电压基准源是带隙基准电压源，其具有较高的精度和稳定度，不随电源电压、温度、半导体工艺等变化而变化，在集成电路设计中具有极其重要的角色，广泛应用于各种DAC、ADC、传感器芯片、检测芯片、电源管理类等芯片中。传统的带隙基准电压源为集成电路内部其他模块提供基准电压，芯片如果只做常温校准，不做多温度点校准(高温点校准)，会产生较大的温度漂移，难以满足高精度产品的需求。而如果每个芯片都做多温度点校准，将会极大地增加芯片成本。
因此，期待一种低温漂的带隙基准电路，能够在不做高温点校准的条件下，实现带隙基准电路的低温漂，减小芯片校准成本。
发明内容
本发明揭示了一种低温漂的带隙基准电路，能够在不做高温点校准的条件下，实现带隙基准电路的低温漂，减小芯片校准成本。
为实现上述目的，本发明提供了一种低温漂的带隙基准电路，包括：
基准电压模块，所述基准电压模块的电源端连接于电压源，所述基准电压模块的接地端连接于参考地，所述基准电压模块的第一输出端连接于监测模块，所述基准电压模块的第二输出端输出基准电压信号；
所述监测模块，其电源端连接于电压源，其接地端连接于参考地，其输入端连接于所述基准电压模块的第一输出端，所述监测模块的输出端输出监测电压信号；
所述基准电压模块包括至少两个第一晶体管，所述第一晶体管为MOS管或三极管；所述监测模块包括第二晶体管，所述第二晶体管与所述第一晶体管的类型相同，以使所述监测电压信号与所述基准电压信号具有相同的温漂趋势，当所述第二晶体管为三极管时，所述监测电压信号为基极与发射极之间的电压差，当所述第二晶体管为MOS管时，所述监测信号为栅极与源极之间的电压差。
作为可选方案，所述第一晶体管和所述第二晶体管均为NPN三极管，所述基准电压模块包括第一PMOS管和第二PMOS管，所述第一PMOS管的栅极和所述第二PMOS管的栅极共接，且作为所述基准电压模块的第一输出端，所述监测模块包括第三PMOS管，所述第三PMOS管的栅极连接于所述基准电压模块的第一输出端，所述第三PMOS管的源极连接所述电压源，所述第三PMOS管的漏极连接于所述第二晶体管的集电极，所述第二晶体管的发射极接参考地，所述第二晶体管的基极与本身的集电极连接。
作为可选方案，所述第一晶体管和所述第二晶体管均为PNP三极管，所述基准电压模块包括第一PMOS管和第二PMOS管，所述第一PMOS管的栅极和所述第二PMOS管的栅极共接，且作为所述基准电压模块的第一输出端，所述监测模块包括第三PMOS管，所述第三PMOS管的栅极连接于所述基准电压模块的第一输出端，所述第三PMOS管的源极连接所述电压源，所述第三PMOS管的漏极连接于所述第二晶体管的发射极，所述第二晶体管的集电极和基极均连接所述参考地。
作为可选方案，所述基准电压模块包括第一NPN三极管、第二NPN三极管、运算放大器、第一PMOS管和第二PMOS管，其中所述第一PMOS管和所述第二PMOS管的源极共接于电压源，所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端，所述运算放大器的输出端为所述基准电压模块的第一输出端；所述第一PMOS管的漏极连接于所述第一NPN三极管的集电极，所述第二PMOS管的漏极通过第一负载连接于所述第二NPN三极管的集电极，所述第一NPN三极管和所述第二NPN三极管的发射极共接于参考地；所述第一NPN三极管的发射极通过第二负载连接于所述运算放大器的负向输入端及所述第一PMOS管的漏极，所述第二NPN三极管的发射极通过第三负载连接于所述运算放大器的正向输入端及所述第二PMOS管的漏极，且所述第一NPN三极管和所述第二NPN三极管的基极分别和各自的集电极连接。
作为可选方案，所述基准电压模块包括第一NPN三极管、第二NPN三极管、运算放大器、第一PMOS管和第二PMOS管，其中所述第一PMOS管和所述第二PMOS管的源极共接于电压源，所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端，所述运算放大器的输出端为所述基准电压模块的第一输出端；所述第一PMOS管的漏极通过第二负载连接于所述第一NPN三极管的集电极和所述运算放大器的负向输入端，所述第二PMOS管的漏极通过第三负载连接于所述运算放大器的正向输入端，且所述第三负载通过第一负载连接于所述第二NPN三极管的集电极，所述第二NPN三极管的集电极通过所述第一负载连接于所述运算放大器的正向输入端，所述第一NPN三极管和所述第二NPN三极管的发射极共接于参考地，且所述第一NPN三极管和所述第二NPN三极管的基极分别和各自的集电极连接。
作为可选方案，所述基准电压模块包括第一PNP三极管、第二PNP三极管、运算放大器、第一PMOS管和第二PMOS管，其中所述第一PMOS管和所述第二PMOS管的源极共接于电压源，所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端，所述运算放大器的输出端为所述基准电压模块的第一输出端；所述第一PMOS管的漏极通过第二负载连接于所述第一PNP三极管的发射极和所述运算放大器的负向输入端，所述第二PMOS管的漏极通过第三负载连接于所述运算放大器的正向输入端，且所述第三负载通过第一负载连接于所述第二PNP三极管的发射极，所述第二PNP三极管的发射极通过所述第一负载连接于所述运算放大器的正向输入端，所述第一PNP三极管和所述第二PNP三极管的集电极及基极共接于参考地。
作为可选方案，所述监测模块包括第三PMOS管和第三NPN三极管，所述第三PMOS管的栅极连接所述基准电压模块的第一输出端，所述第三PMOS管的源极连接所述电压源，所述第三PMOS管的漏极连接所述第三NPN三极管的集电极，所述第三NPN三极管的发射极接所述参考地，且所述第三NPN三极管的基极与本身的集电极相接。
作为可选方案，所述监测模块包括第三PMOS管和第三PNP三极管，所述第三PMOS管的栅极连接所述基准电压模块的第一输出端，所述第三PMOS管的源极连接所述电压源，所述第三PMOS管的漏极连接所述第三NPN三极管的发射极，所述第三NPN三极管的基极和集电极共同接所述参考地。
作为可选方案，所述第一晶体管和所述第二晶体管的尺寸成比例设置。
作为可选方案，通过对所述第三负载的阻值进行调整，以实现对所述基准电压模块进行温漂校准。
本发明的有益效果在于：
基准电压模块由于工艺角或者应力等导致输出基准电压随温度发生漂移，主要原因是基准电压模块中第一晶体管的特性发生了偏移，本发明通过监测模块的第二晶体管模拟出基准电压模块中第一晶体管的特性，在常温下将第一晶体管的特性与理想值进行对比，即可推测出第一晶体管的特性发生了多少偏移，进而推测出基准电压模块的温漂特性，通过调整基准电压模块的第三负载的阻值对基准电压模块进行温漂特性的修调。当第二晶体管为三极管时，监测电压信号为基极与发射极之间的电压差，当所述第二晶体管为MOS管时，所述监测信号为栅极与源极之间的电压差。
附图说明
通过结合附图对本发明示例性实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显，在本发明示例性实施例中，相同的参考标号通常代表相同部件。
图1示出了本发明实施例1的一种低温漂的带隙基准电路的示意图。
图2示出了本发明实施例2的一种低温漂的带隙基准电路的示意图。
图3示出了本发明实施例3的一种低温漂的带隙基准电路的示意图
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如果本文的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
实施例1
本发明实施例1提供了一种低温漂的带隙基准电路，图1示出了本实施例的低温漂的带隙基准电路的示意图。请参考图1，该低温漂的带隙基准电路包括：
基准电压模块1，所述基准电压模块1的电源端连接于电压源VDD，所述基准电压模块1的接地端连接于参考地，所述基准电压模块1的第一输出端连接于监测模块2，所述基准电压模块1的第二输出端输出基准电压信号Vbg；
所述监测模块2，其电源端连接于电压源VDD，其接地端连接于参考地，其输入端连接于所述基准电压模块1的第一输出端，所述监测模块2的输出端输出监测电压信号V2；
所述基准电压模块1包括至少两个第一晶体管，所述第一晶体管为MOS管或三极管(本实施例中包括两个NPN型晶体管)；所述监测模块2包括第二晶体管，所述第二晶体管与所述第一晶体管的类型相同，以使所述监测电压信号V2与所述基准电压信号Vbg具有相同的温漂趋势。
具体地，本实施例中，基准电压模块1中包括两个第一晶体管，当第一晶体管的数量多于2个时，多个第一晶体管的类型相同，如均为NPN型三极管、均为PNP型三级管或者均为NMOS管或PMOS管。基准电压模块1的电源端和接地端分别连接于电压源VDD和参考地VSS，基准电压模块1的第二输出端用于为集成电路其他模块提供稳定的基准电压。
在一个实施例中，所述第一晶体管和所述第二晶体管均为NPN三极管，所述基准电压模块包括第一PMOS管和第二PMOS管，所述第一PMOS管的栅极和所述第二PMOS管的栅极共接，且作为所述基准电压模块的第一输出端，所述监测模块包括第三PMOS管，所述第三PMOS管的栅极连接于所述基准电压模块的第一输出端，所述第三PMOS管的源极连接所述电压源，所述第三PMOS管的漏极连接于所述第二晶体管的集电极，所述第二晶体管的发射极接参考地，所述第二晶体管的基极与本身的集电极连接。
在另一个实施例中，所述第一晶体管和所述第二晶体管均为PNP三极管，所述基准电压模块包括第一PMOS管和第二PMOS管，所述第一PMOS管的栅极和所述第二PMOS管的栅极共接，且作为所述基准电压模块的第一输出端，所述监测模块包括第三PMOS管，所述第三PMOS管的栅极连接于所述基准电压模块的第一输出端，所述第三PMOS管的源极连接所述电压源，所述第三PMOS管的漏极连接于所述第二晶体管的发射极，所述第二晶体管的集电极和基极均连接所述参考地。
本实施例中，所述基准电压模块1为brokaw结构带隙基准电路(bandgap)，在其他实施例中，基准电压模块1还可以是其他结构的带隙基准电路。本实施例中，基准电压模块1包括第一NPN三极管Q1、第二NPN三极管Q2、运算放大器A1，第一PMOS管M1和第二PMOS管M2，其中所述第一PMOS管M1和所述第二PMOS管M2的源极共接于电压源VDD，所述第一PMOS管M1和所述第二PMOS管M2的栅极共接于所述运算放大器A1的输出端，所述运算放大器A1的输出端为所述基准电压模块1的第一输出端；所述第一PMOS管M1的漏极连接于所述第一NPN三极管Q1的集电极，所述第二PMOS管M2的漏极通过第一负载(本实施例中，第一负载为电阻R1)连接于所述第二NPN三极管Q2的集电极，所述第一NPN三极管Q1和所述第二NPN三极管Q2的发射极共接于参考地；所述第一NPN三极管Q1的发射极通过第二负载(本实施例中第二负载为电阻R2)连接于所述运算放大器A1的负向输入端及所述第一PMOS管M1的漏极，所述第二NPN三极管Q2的发射极通过第三负载(本实施例中第三负载为电阻R3)连接于所述运算放大器A1的正向输入端及所述第二PMOS管M2的漏极，且第一NPN三极管Q1和第二NPN三极管Q2的基极分别和各自的集电极连接。
本实施例中，第一负载、第二负载和第三负载均为电阻，在其他实施例中还可以是工作于线性区的mos管。
本实施例中，所述监测模块2包括第三PMOS管M3和第三NPN三极管Q3，所述第三PMOS管M3的栅极连接所述基准电压模块1的第一输出端，所述第三PMOS管M3的源极连接所述电压源VDD，所述第三PMOS管M3的漏极连接所述第三NPN三极管Q3的集电极，所述第三NPN三极管Q3的发射极接所述参考地，且所述第三NPN三极管Q3的基极与本身的漏极相接。本实施例中，第三NPN三极管Q3和所述第一NPN三极管Q1、所述第二NPN三极管Q2的尺寸成比例设置。
基准电压模块由于不同的工艺角或者应力等导致基准电压模块1的基准电压信号Vbg随温度产生漂移，主要原因是基准电压模块中三极管的特性发生了偏移，但在此过程中三极管在绝对零度下的Vbe电压是不变的或者变化是可以忽略的，因此Vbe的温漂斜率变化定会导致Vbe的电压发生变化。根据观察Vbe在常温下的电压变化就可推测其温漂变化的趋势。进而推测出基准电压模块的温漂特性。通过调整基准电压模块的第三负载的阻值对基准电压模块进行温漂特性的修调。
具体地，本实施例中，第一NPN三极管Q1，第二NPN三极管Q2均为第一晶体管，第三NPN三极管Q3为第二晶体管，第三NPN三极管Q3的偏置电流与第一NPN三极管Q1、第二NPN三极管Q2的偏置电流是同源而成比例的，第三NPN三极管Q3的大小也与第一NPN三极管Q1、所述第二NPN三极管Q2的大小成比例，以此用第三NPN三极管Q3的特性模拟基准电压模块1中两个三极管的特性。本实施例中，监测电压信号V2为所述第三NPN三极管Q3的基极与发射极之间的电压差。相当于将基准电压模块1中三极管的Vbe提取出来(第三NPN三极管Q3的Vbe与基准电压模块1中的三极管Vbe的特性相同)，这样在常温下将Vbe提取出来并与理想值进行对比，即可推测基准电压模块中三极管的特性发生了多少偏移，进而推测出基准电压模块1的温漂特性。通过校准即可将其补偿回来。在本实施例中，通过对所述第三负载(电阻R3)的阻值进行调整，以实现对所述基准电压模块进行温漂校准。
本实施例中，基准电压模块1中的第一晶体管为NPN型三极管，在其他实施例中，也可以是PNP型三极管，此时将监测模块2的第二晶体管改成PNP型三极管即可。同理，基准电压模块1中的第一晶体管为NMOS管，第二晶体管也为NMOS管，基准电压模块1中的第一晶体管为PMOS管，第二晶体管也为PMOS管。
实施例2
本实施例与实施例1的区别在于，第一NPN三极管和第二NPN三极管与第一负载、第二负载、第三负载的连接关系不同。图2示出了本发明实施例2的一种低温漂的带隙基准电路的示意图。请参考图2，本实施例只介绍与实施例1的区别，相同的结构原理部分参照实施例1。
所述基准电压模块1包括第一NPN三极管Q1、第二NPN三极管Q2、运算放大器A1，第一PMOS管M1和第二PMOS管M2，其中所述第一PMOS管M1和所述第二PMOS管M2的源极共接于电压源VDD，所述第一PMOS管M1和所述第二PMOS管M2的栅极共接于所述运算放大器A1的输出端，所述运算放大器的输出端为所述基准电压模块的第一输出端；所述第一PMOS管M1的漏极通过第二负载(本实施例为电阻R2)连接于所述第一NPN三极管Q1的集电极和所述运算放大器A1的负向输入端，所述第二PMOS管M2的漏极通过第三负载(本实施例为电阻R3)连接于所述运算放大器A1的正向输入端，且所述第三负载通过第一负载(本实施例为电阻R1)连接于所述第二NPN三极管Q2的集电极，所述第二NPN三极管Q2的集电极通过所述第一负载连接于所述运算放大器A1的正向输入端，所述第一NPN三极管Q1和所述第二NPN三极管Q2的发射极共接于参考地VSS，且所述第一NPN三极管Q1和所述第二NPN三极管Q2的基极分别和各自的集电极连接。监测模块包括第三PMOS管M3和第三NPN三极管Q3，所述第三PMOS管M3的栅极连接所述基准电压模块的第一输出端，所述第三PMOS管M3的源极连接所述电压源VDD，所述第三PMOS管M3的漏极连接所述第三NPN三极管Q3的集电极，所述第三NPN三极管Q3的发射极接所述参考地，且所述第三NPN三极管Q3的基极与本身的集电极相接。
实施例3
本实施例与实施例2的区别在于，第一晶体管和第二晶体管均为PNP三极管。图3示出了本实施例的一种低温漂的带隙基准电路的示意图。请参考图3，本实施例只介绍与实施例2的区别，相同的结构原理部分参照实施例2。
所述基准电压模块1包括第一PNP三极管Q1'、第二PNP三极管Q2'、运算放大器A1，第一PMOS管M1和第二PMOS管M2，其中所述第一PMOS管M1和所述第二PMOS管M2的源极共接于电压源VDD，所述第一PMOS管M1和所述第二PMOS管M2的栅极共接于所述运算放大器A1的输出端，所述运算放大器A1的输出端为所述基准电压模块1的第一输出端；所述第一PMOS管M1的漏极通过第二负载(本实施例为电阻R2)连接于所述第一PNP三极管Q1'的发射极和所述运算放大器A1的负向输入端，所述第二PMOS管M2的漏极通过第三负载(本实施例为电阻R3)连接于所述运算放大器A1的正向输入端，且所述第三负载通过第一负载(本实施例为电阻R1)连接于所述第二PNP三极管Q2'的发射极，所述第二PNP三极管Q2'的发射极通过所述第一负载连接于所述运算放大器A1的正向输入端，所述第一PNP三极管Q1'和所述第二PNP三极管Q2'的集电极及基极共接于参考地VSS。所述监测模块2包括第三PMOS管M3和第三PNP三极管Q3'，所述第三PMOS管M3的栅极连接所述基准电压模块1的第一输出端，所述第三PMOS管M3的源极连接所述电压源VDD，所述第三PMOS管M3的漏极连接所述第三NPN三极管Q3'的发射极，所述第三NPN三极管Q3'的基极和集电极共同接所述参考地。
以上3个实施例中，第一晶体管和第二晶体管均是三极管，其他实施例第一晶体管和第二晶体管可以均是MOS管，如NMOS管或PMOS管，其电路连接方式为本领域技术人员公知，此处不再赘述。
需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (4)

1.一种低温漂的带隙基准电路，其特征在于，包括：
基准电压模块，所述基准电压模块的电源端连接于电压源，所述基准电压模块的接地端连接于参考地，所述基准电压模块的第一输出端连接于监测模块，所述基准电压模块的第二输出端输出基准电压信号；
所述监测模块，其电源端连接于电压源，其接地端连接于参考地，其输入端连接于所述基准电压模块的第一输出端，所述监测模块的输出端输出监测电压信号；
所述基准电压模块包括至少两个第一晶体管，所述第一晶体管为MOS管或三极管；所述监测模块包括第二晶体管，所述第二晶体管与所述第一晶体管的类型相同，以使所述监测电压信号与所述基准电压信号具有相同的温漂趋势，当所述第二晶体管为三极管时，所述监测电压信号为基极与发射极之间的电压差，当所述第二晶体管为MOS管时，所述监测电压信号为栅极与源极之间的电压差；
所述第一晶体管为NPN三极管，所述基准电压模块包括第一NPN三极管、第二NPN三极管、运算放大器、第一PMOS管和第二PMOS管，其中所述第一PMOS管和所述第二PMOS管的源极共接于电压源，所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端，所述运算放大器的输出端为所述基准电压模块的第一输出端；所述第一PMOS管的漏极连接于所述第一NPN三极管的集电极，所述第二PMOS管的漏极通过第一负载连接于所述第二NPN三极管的集电极，所述第一NPN三极管和所述第二NPN三极管的发射极共接于参考地；所述第一NPN三极管的发射极通过第二负载连接于所述运算放大器的负向输入端及所述第一PMOS管的漏极，所述第二NPN三极管的发射极通过第三负载连接于所述运算放大器的正向输入端及所述第二PMOS管的漏极，且所述第一NPN三极管和所述第二NPN三极管的基极分别和各自的集电极连接；或者，
所述第一晶体管为NPN三极管，所述基准电压模块包括第一NPN三极管、第二NPN三极管、运算放大器、第一PMOS管和第二PMOS管，其中所述第一PMOS管和所述第二PMOS管的源极共接于电压源，所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端，所述运算放大器的输出端为所述基准电压模块的第一输出端；所述第一PMOS管的漏极通过第二负载连接于所述第一NPN三极管的集电极和所述运算放大器的负向输入端，所述第二PMOS管的漏极通过第三负载连接于所述运算放大器的正向输入端，且所述第三负载通过第一负载连接于所述第二NPN三极管的集电极，所述第二NPN三极管的集电极通过所述第一负载连接于所述运算放大器的正向输入端，所述第一NPN三极管和所述第二NPN三极管的发射极共接于参考地，且所述第一NPN三极管和所述第二NPN三极管的基极分别和各自的集电极连接；或者，
所述第一晶体管为PNP三极管，所述基准电压模块包括第一PNP三极管、第二PNP三极管、运算放大器、第一PMOS管和第二PMOS管，其中所述第一PMOS管和所述第二PMOS管的源极共接于电压源，所述第一PMOS管和所述第二PMOS管的栅极共接于所述运算放大器的输出端，所述运算放大器的输出端为所述基准电压模块的第一输出端；所述第一PMOS管的漏极通过第二负载连接于所述第一PNP三极管的发射极和所述运算放大器的负向输入端，所述第二PMOS管的漏极通过第三负载连接于所述运算放大器的正向输入端，且所述第三负载通过第一负载连接于所述第二PNP三极管的发射极，所述第二PNP三极管的发射极通过所述第一负载连接于所述运算放大器的正向输入端，所述第一PNP三极管和所述第二PNP三极管的集电极及基极共接于参考地；
通过对所述第三负载的阻值进行调整，以实现对所述基准电压模块进行温漂校准。
2.如权利要求1所述的低温漂的带隙基准电路，其特征在于，所述第一晶体管为NPN型，所述监测模块包括第三PMOS管和第三NPN三极管，所述第三PMOS管的栅极连接所述基准电压模块的第一输出端，所述第三PMOS管的源极连接所述电压源，所述第三PMOS管的漏极连接所述第三NPN三极管的集电极，所述第三NPN三极管的发射极接所述参考地，且所述第三NPN三极管的基极与本身的集电极相接。
3.如权利要求1所述的低温漂的带隙基准电路，其特征在于，所述第一晶体管为PNP型，所述监测模块包括第三PMOS管和第三PNP三极管，所述第三PMOS管的栅极连接所述基准电压模块的第一输出端，所述第三PMOS管的源极连接所述电压源，所述第三PMOS管的漏极连接所述第三PNP三极管的发射极，所述第三PNP三极管的基极和集电极共同接所述参考地。
4.如权利要求1所述的低温漂的带隙基准电路，其特征在于，所述第一晶体管和所述第二晶体管的尺寸成比例设置。
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