CN112349783B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN112349783B
CN112349783B CN202011223737.1A CN202011223737A CN112349783B CN 112349783 B CN112349783 B CN 112349783B CN 202011223737 A CN202011223737 A CN 202011223737A CN 112349783 B CN112349783 B CN 112349783B
Authority
CN
China
Prior art keywords
layer
region
body contact
gate
contact region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011223737.1A
Other languages
English (en)
Other versions
CN112349783A (zh
Inventor
程亚杰
施森华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Integrated Circuit Co.,Ltd.
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN202011223737.1A priority Critical patent/CN112349783B/zh
Publication of CN112349783A publication Critical patent/CN112349783A/zh
Application granted granted Critical
Publication of CN112349783B publication Critical patent/CN112349783B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件包括：衬底，包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；栅极层，形成于所述上层衬底上，所述栅极层至少从所述器件有源区上延伸至所述体接触区上，所述栅极层和所述体接触区之间形成有一低介电常数层，所述栅极层和所述器件有源区之间形成有一栅氧层；以及，侧墙，形成于所述栅极层的侧壁上，且所述侧墙封住所述低介电常数层；其中，所述低介电常数层的相对介电常数低于所述栅氧层。本发明的技术方案使得体接触寄生区的上层衬底与其上方的低介电常数层和栅极层构成的寄生电容得到减小，从而使得截止频率得到提高。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
绝缘体上硅(SOI)结构包含下层硅衬底、绝缘埋层和上层硅衬底，与常规的硅衬底相比有诸多优点，例如：消除了闩锁效应、减小了器件的短沟道效应以及改善了抗辐照能力等，使得其广泛应用于射频、高压以及抗辐照等领域。
例如，目前已经将绝缘体上硅技术应用于射频领域(例如射频开关器件)，而截止频率是射频绝缘体上硅(RF-SOI)器件的最重要的参数之一。其中，实现最大截止频率的条件是输入电流Iin等于输出电流Iout，即栅极电流IGT等于漏极电流Idrain。
对于射频绝缘体上硅器件来说，如何抑制浮体效应，一直是SOI器件研究的热点之一。针对浮体效应的解决措施其中之一是采用体接触的方式使体区中积累的空穴得到释放，体接触就是在绝缘埋层上方、上层硅底部处于电学浮空状态的体区和外部相接触，使得空穴不在该区积累。但是，这样会导致体接触区的位于栅极下方的部分成为一个体接触寄生区，体接触寄生区与其上方的栅氧层和栅极形成寄生电容，由于栅氧层的材质经常选用氧化硅等相对介电常数较高的材料，甚至选用具有高介电常数(HiK)的材料，导致此寄生电容增大，从而导致栅极电流IGT增大，但是对漏极电流Idrain几乎没有提升，从而导致射频绝缘体上硅器件的截止频率降低。
因此，如何降低寄生电容，以提高射频绝缘体上硅器件的截止频率是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得寄生电容得到减小，从而使得截止频率得到提高。
为实现上述目的，本发明提供了一种半导体器件，包括：
衬底，包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；
栅极层，形成于所述上层衬底上，所述栅极层至少从所述器件有源区上延伸至所述体接触区上，所述栅极层和所述体接触区之间形成有一低介电常数层，所述栅极层和所述器件有源区之间形成有一栅氧层；以及，
侧墙，形成于所述栅极层的侧壁上，且所述侧墙封住所述低介电常数层；
其中，所述低介电常数层的相对介电常数低于所述栅氧层。
可选的，所述低介电常数层的材料为SiOC、无机或有机玻璃；或者，所述低介电常数层为一气隙。
可选的，所述低介电常数层的顶面不低于所述栅氧层的顶面。
可选的，所述绝缘埋层上形成有浅沟槽隔离结构，所述浅沟槽隔离结构包围所述体接触区和所述器件有源区。
可选的，所述栅极层从所述体接触区上延伸至所述体接触区两侧的所述浅沟槽隔离结构上。
可选的，所述栅极层的形状为T型，所述体接触区位于所述器件有源区的一侧，所述低介电常数层至少位于T型的所述栅极层的“―”部位和所述体接触区之间；或者，所述栅极层的形状为H型，所述体接触区位于所述器件有源区的两侧，所述低介电常数层至少位于H型的所述栅极层的“|”部位和所述体接触区之间；或者，所述栅极层的形状为梳型，所述体接触区位于所述器件有源区的一侧，所述低介电常数层至少位于梳型的所述栅极层的梳背部位和所述体接触区之间。
可选的，所述半导体器件还包括源极区、漏极区和导电接触插栓，所述源极区和所述漏极区分别位于所述栅极层两侧的所述器件有源区中，所述导电接触插栓位于所述源极区、所述漏极区、所述体接触区和所述栅极层上。
本发明还提供了一种半导体器件的制造方法，包括：
提供一衬底，所述衬底包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；
形成绝缘介质层于靠近所述器件有源区的所述体接触区上以及形成栅氧层于所述器件有源区上；
形成栅极层至少于所述绝缘介质层和所述栅氧层上；以及，
形成侧墙于所述栅极层的侧壁上；
其中，所述绝缘介质层为相对介电常数低于所述栅氧层的低介电常数层；或者，在形成所述栅极层之后且在形成所述侧墙之前，去除所述绝缘介质层，在所述栅极层和所述体接触区之间形成一气隙，以作为低介电常数层；所述侧墙封住所述低介电常数层。
可选的，去除所述绝缘介质层时，所述绝缘介质层与所述栅氧层具有高的刻蚀选择比。
可选的，所述低介电常数层的顶面不低于所述栅氧层的顶面。
可选的，所述绝缘埋层上形成有浅沟槽隔离结构，所述浅沟槽隔离结构包围所述体接触区和所述器件有源区。
可选的，所述栅极层从所述体接触区上延伸至所述体接触区两侧的所述浅沟槽隔离结构上。
可选的，所述栅极层的形状为T型，所述体接触区位于所述器件有源区的一侧，所述绝缘介质层至少位于T型的所述栅极层的“―”部位和所述体接触区之间，；或者，所述栅极层的形状为H型，所述体接触区位于所述器件有源区的两侧，所述绝缘介质层至少位于H型的所述栅极层的“|”部位和所述体接触区之间；或者，所述栅极层的形状为梳型，所述体接触区位于所述器件有源区的一侧，所述绝缘介质层至少位于梳型的所述栅极层的梳背部位和所述体接触区之间。
可选的，所述半导体器件的制造方法还包括：
形成源极区和漏极区于所述栅极层两侧的所述器件有源区中；以及，
形成导电接触插栓于所述源极区、所述漏极区、所述体接触区和所述栅极层上。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，由于栅极层至少从器件有源区上延伸至体接触区上，所述栅极层和所述体接触区之间形成有一低介电常数层，使得体接触寄生区的上层衬底与其上方的低介电常数层和栅极层构成的寄生电容得到减小，从而使得截止频率得到提高。
2、本发明的半导体器件的制造方法，通过在栅极层与体接触区之间形成一低介电常数层，使得体接触寄生区的上层衬底与其上方的低介电常数层和栅极层构成的寄生电容得到减小，从而使得截止频率得到提高。
附图说明
图1是现有的一种绝缘体上硅器件的俯视示意图；
图2是图1所示的绝缘体上硅器件沿A-A’方向的剖面示意图；
图3是图1所示的绝缘体上硅器件沿B-B’方向的剖面示意图；
图4是现有的另一种绝缘体上硅器件的俯视示意图；
图5是图4所示的绝缘体上硅器件沿C-C’方向的剖面示意图；
图6a～图6c是本发明实施例一的半导体器件的示意图；
图7a～图7c是本发明实施例二的半导体器件的示意图；
图8a～图8b是本发明实施例三的半导体器件的示意图；
图9是本发明一实施例的半导体器件的制造方法的流程图；
图10a～图10i是图9所示的半导体器件的制造方法中的器件示意图；
其中，附图1～图10i的附图标记说明如下：
10-下层衬底；11-绝缘埋层；12-上层衬底；121-体接触区；1211-体接触寄生区；1212-体接触掺杂区；122-器件有源区；1221-源极区；1222-漏极区；13-浅沟槽隔离结构；14-栅氧层；15-T型栅极；151-主栅；152-扩展栅；16-侧墙；20-下层衬底；21-绝缘埋层；22-上层衬底；221-体接触区；2211-体接触寄生区；2212-体接触掺杂区；222-器件有源区；2221-源极区；2222-漏极区；23-浅沟槽隔离结构；24-栅氧层；25-栅极层；251-主栅；252-扩展栅；26-气隙；261-绝缘介质层；27-侧墙；28-金属硅化物层；29-导电接触插栓。
具体实施方式
以图1至图5所示的现有的绝缘体上硅器件的结构为例，绝缘体上硅器件包括自下向上的下层衬底10、绝缘埋层11和上层衬底12，在上层衬底12中通过浅沟槽隔离结构13围成一有源区，有源区包括体接触区121和器件有源区122，有源区的上层衬底12上形成有T型栅极15，T型栅极15的侧壁上形成有侧墙16，T型栅极15与上层衬底12之间形成有栅氧层14，T型栅极15包括主栅151(T型的“|”部位)和扩展栅152(T型的“―”部位)，主栅151两侧的上层衬底12中分别形成有源极区1221和漏极区1222，源极区1221和漏极区1222之间为沟道区(未图示)，体接触区121的位于扩展栅152的背向主栅151一侧的区域通过离子注入形成了体接触掺杂区1212(用于与导电接触插栓电连接)，体接触区121的位于T型栅极15下方的区域成为了体接触寄生区1211，图1所示体接触寄生区1211位于主栅151的下方，图4所示的体接触寄生区1211同时位于主栅151和扩展栅152的下方，图4与图1相比，位于主栅151下方的体接触寄生区1211的面积减小。
其中，体接触寄生区1211并非有效的沟道区域，而是属于体接触器件特有的寄生电容区域，体接触寄生区1211与其上方的栅氧层14和T型栅极15构成寄生电容。输入电流Iin(即栅极电流IGT)与输出电流Iout(即漏极电流Idrain)存在如下公式：
Iin＝2πf(Vgs*CGS+Vgs*CGD+Vgs*CGOX)；
Iout＝gm*Vgs；
其中，Vgs为栅源电压，f为开启频率，CGS为栅源电容，CGD为栅漏电容，CGOX为体接触寄生区1211与其上方的栅氧层14和栅极15构成的寄生电容。gm为跨导，gm为漏极电流Iout的变化值与栅源电压Vgs的变化值之间的比值，反应栅极对MOS晶体管的沟道区的控制能力。
MOS晶体管每开启一次，栅极电容就充电一次，充电大小Q＝C*V，栅极电流Iin＝Q*f。其中，C＝CGS+CGD+CGOX，CGS+CGD等于沟道区的电容，那么，电容充电等效于在给沟道提供反型载流子，寄生电容CGOX充电电荷不会给沟道提供载流子，因此，降低寄生电容CGOX会降低栅极电流Iin，而不会降低漏极电流Iout。
当栅极电流Iin等于漏极电流Iout时，开启频率f为最大截止频率，此时，上述公式计算可得f＝gm/[2π(CGS+CGD+CGOX)]，根据此公式可知，当降低寄生电容CGOX时，由于漏极电流Iout不变，则跨导gm不变，那么，截止频率会增大。
那么，由上述内容可知，若降低或去除寄生电容CGOX，则可提高截止频率，因此，本发明提出了一种半导体器件及其制造方法，能够降低或去除体寄生电容CGOX，从而提高截止频率。
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供了一种半导体器件，所述半导体器件包括衬底、栅极层和侧墙，所述衬底包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；所述栅极层形成于所述上层衬底上，所述栅极层至少从所述器件有源区上延伸至所述体接触区上，所述栅极层和所述体接触区之间形成有一低介电常数层，所述栅极层和所述器件有源区之间形成有一栅氧层；所述侧墙形成于所述栅极层的侧壁上，且所述侧墙封住所述低介电常数层；其中，所述低介电常数层的相对介电常数低于所述栅氧层。
下面参阅图6a～图8b详细描述本实施例提供的半导体器件，其中，图6a、图7a和图8a是半导体器件的俯视示意图，图6b是图6a所示的半导体器件沿DD’方向的剖面示意图，图6c是图6a所示的半导体器件沿EE’方向的剖面示意图，图7b是图7a所示的半导体器件沿FF’方向的剖面示意图，图7c是图7a所示的半导体器件沿GG’方向的剖面示意图，图8b是图8a所示的半导体器件沿II’方向的剖面示意图，图8a所示的半导体器件沿HH’方向的剖面示意图可参阅图7b。
所述衬底包括自下向上依次形成的下层衬底20、绝缘埋层21和上层衬底22，所述上层衬底22包括体接触区221和器件有源区222。所述体接触区221紧邻所述器件有源区222。
所述下层衬底20和所述上层衬底22的材质可以为本领域技术人员熟知的任意合适的底材；所述绝缘埋层21为氧化硅、氮氧硅等绝缘材料。所述下层衬底20、绝缘埋层21和上层衬底22形成SOI衬底。
所述绝缘埋层21上形成有浅沟槽隔离结构23；根据所述体接触区221和所述器件有源区222的版图的设计，在所述上层衬底22中形成所述浅沟槽隔离结构23，所述浅沟槽隔离结构23包围所述体接触区221和所述器件有源区222，所述浅沟槽隔离结构23的底面与所述绝缘埋层21接触，所述浅沟槽隔离结构23的顶面与所述上层衬底22的顶面齐平或略高于所述上层衬底22的顶面。所述浅沟槽隔离结构23的材质可以为氧化硅或氮氧硅等。
所述栅极层25形成于所述上层衬底22上，所述栅极层25至少从所述器件有源区222上延伸至所述体接触区221上，所述栅极层25和所述体接触区221之间形成有一低介电常数层。那么，所述体接触区221的被所述栅极层25覆盖的区域成为了体接触寄生区2211，所述低介电常数层位于所述体接触寄生区2211和所述栅极层25之间，所述体接触寄生区2211的上层衬底22与其上方的所述低介电常数层和所述栅极层25构成了寄生电容的结构。
所述栅极层25和所述器件有源区222的上层衬底22之间形成有一栅氧层24，所述低介电常数层的侧壁与所述栅氧层24的面向所述体接触区221一侧的侧壁接触，所述低介电常数层的顶面不低于所述栅氧层24的顶面。
其中，所述低介电常数层的相对介电常数低于所述栅氧层24的相对介电常数。所述栅氧层24的材质可以为氧化硅(相对介电常数为4.1)或者相对介电常数大于7的高K介质，例如可以包括但不限于氮氧硅、二氧化钛、五氧化二钽等。所述低介电常数层的材质可以为碳氧硅(SiOC，相对介电常数为2.5)、无机或有机旋涂玻璃(SOG，相对介电常数为小于或等于3)等；或者，所述低介电常数层为一气隙26，如图6b～图6c、图7b～图7c和图8b所示，所述气隙26中可以为真空(相对介电常数为1.0)或空气(相对介电常数为1.001)。
若所述低介电常数层为所述气隙26，则所述气隙26可以暴露所述栅氧层24的面向所述体接触区221一侧的侧壁，且所述气隙26的顶壁不低于所述栅氧层24的顶面。所述气隙26的高度可以为
Figure BDA0002762944470000081
当所述气隙26的高度较低时，所述栅氧层24的顶面可以与所述气隙26的顶壁齐平；当所述气隙26的高度较高时，所述栅氧层24的顶面可以低于所述气隙26的顶壁。
所述体接触区221可以位于所述器件有源区222的一侧或两侧，定义所述体接触区221位于所述器件有源区222的一侧或两侧时所在的方向为长度方向，定义垂直于所述长度方向的方向为宽度方向，那么，所述栅极层25从所述体接触区221上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，即所述栅极层25在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211。
并且，当所述体接触区221位于所述器件有源区222的一侧时，所述栅极层25还可从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上。
所述栅极层25包括主栅251和扩展栅252，若所述体接触区221位于所述器件有源区222的一侧，所述主栅251至少从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上，与所述主栅251的一端连接的所述扩展栅252从所述体接触区221上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，所述扩展栅252在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211；若所述体接触区221位于所述器件有源区222的两侧，所述主栅251至少位于所述器件有源区222上，所述主栅251两端的所述扩展栅252从所述体接触区221上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，所述扩展栅252在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211。
以所述体接触区221位于所述器件有源区222的一侧且所述低介电常数层为所述气隙26为例，如图6a至图6c所示，所述主栅251从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上，所述扩展栅252从所述体接触区221上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，所述主栅251和所述扩展栅252的交界处与所述体接触区221和所述器件有源区222的交界处对齐，所述气隙26位于所述扩展栅252和所述体接触区221的上层衬底22之间；如图7a至图7c以及图8a至图8b所示，所述主栅251从所述体接触区221上经所述器件有源区222延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上，所述扩展栅252从所述体接触区221上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，所述主栅251和所述扩展栅252的交界处位于所述体接触区221上，所述气隙26从所述扩展栅252和所述体接触区221的上层衬底22之间延伸至所述主栅251和所述体接触区221的上层衬底22之间。在图6a至图6c所示的半导体器件、图8a至图8b所示的半导体器件以及图7a至图7c所示的半导体器件中，所述体接触区221的面积依次减小，所述体接触寄生区2211的面积也依次减小。
所述栅极层25的形状可以为T型，那么，所述主栅251为T型的“|”部位，所述扩展栅252为T型的“―”部位，此时，所述体接触区221位于所述器件有源区222的一侧，所述低介电常数层位于T型的所述栅极层25的“―”部位和所述体接触区221之间(如图6a至图6c)，或者，所述低介电常数层从T型的所述栅极层25的“―”部位和所述体接触区221之间延伸至T型的所述栅极层25的“|”部位和所述体接触区221之间(如图7a至图8b)。或者，所述栅极层25的形状为H型(未图示)，所述主栅251为H型的“―”部位，所述扩展栅252为H型的两个“|”部位，此时，所述体接触区221位于所述器件有源区222的两侧，所述低介电常数层位于H型的所述栅极层25的“|”部位和所述体接触区221之间，或者，所述低介电常数层从H型的所述栅极层25的“|”部位和所述体接触区221之间延伸至H型的所述栅极层25的“―”部位和所述体接触区221之间。或者，所述栅极层25的形状为梳型(未图示)，所述体接触区221位于所述器件有源区222的一侧，所述栅极层25包括一梳背和多个梳齿，梳型结构的梳齿为所述主栅251，梳型结构的梳背为所述扩展栅252，所述低介电常数层位于梳型的所述栅极层25的梳背部位和所述体接触区221之间，或者，所述低介电常数层从梳型的所述栅极层25的梳背部位和所述体接触区221之间延伸至梳型的所述栅极层25的梳齿部位和所述体接触区221之间。
所述侧墙27形成于所述栅极层25的侧壁上，且所述侧墙27封住所述低介电常数层，所述体接触区221上的所述侧墙27的底面与所述体接触区221的上层衬底22接触。若所述低介电常数层为所述气隙26，则所述侧墙27封住所述气隙26，即所述体接触区221的上层衬底22、所述栅极层25、所述栅氧层24和所述侧墙26包围所述气隙26。
对于N型的MOS晶体管，对区域A1中的栅极层25和区域A1中的所述体接触区221的未被所述栅极层25覆盖的区域进行P型重掺杂，对区域A2中的所述栅极层25、区域A2中的未被所述栅极层25覆盖的上层衬底22进行N型重掺杂；对于P型的MOS晶体管，对区域A1中的栅极层25和区域A1中的所述体接触区221的未被所述栅极层25覆盖的区域进行N型重掺杂，对区域A2中的所述栅极层25、区域A2中的未被所述栅极层25覆盖的上层衬底22进行P型重掺杂。其中，区域A1和区域A2的交界处可以位于所述扩展栅252所在的区域，区域A1和区域A2之间可以接触或未接触，例如，图6a中的区域A1和区域A2的交界处为EE’，图7a中的区域A1和区域A2的交界处为GG’，图8a中的区域A1和区域A2的交界处为II’。
其中，对区域A1中的所述体接触区221的未被所述栅极层25覆盖的区域进行重掺杂，可以形成体接触掺杂区2212，所述体接触掺杂区2212可以位于所述体接触区221的上层衬底22的顶部或者可以从所述体接触区221的上层衬底22的顶部扩展至底部；对区域A2中的未被所述栅极层25覆盖的上层衬底22进行重掺杂，可以在所述栅极层25两侧的上层衬底22的顶部分别形成源极区2221和漏极区2222，所述源极区2221和所述漏极区2222可以分别位于所述主栅251两侧的所述器件有源区222中，所述源极区2221和所述漏极区2222之间为沟道区，所述体接触掺杂区2212用于将位于所述沟道区下方的上层衬底22(即体区)引出。
所述半导体器件还包括导电接触插栓29，所述导电接触插栓29位于所述源极区2221、所述漏极区2222、所述体接触区221和所述扩展栅252上，所述体接触区221上的导电接触插栓29位于所述体接触区221的未被所述栅极层25覆盖的区域的上层衬底22上，且所述扩展栅252上的所述导电接触插栓29位于所述浅沟槽隔离结构23的上方。
由于所述栅极层25在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211，使得所述体接触掺杂区2212与所述源极区2221/所述漏极区2222之间被隔离开，而由于所述体接触掺杂区2212用于将所述体区引出，因此，使得所述体区以及所述源极区2221/所述漏极区2222均能分别通过对应的导电接触插栓29单独引出，实现了对体区和源极区/漏极区之间的有效隔离。
另外，所述体接触区221的未被所述栅极层25覆盖的区域的上层衬底22、所述源极区2221、所述漏极区2222以及所述栅极层25上还可形成金属硅化物层28，所述导电接触插栓29位于所述金属硅化物层28上。
由上述内容可知，与现有的半导体器件(如图1至图5)的结构相比，本发明的半导体器件的结构中，位于体接触区121和所述栅极层15之间的栅氧层14替换成了所述低介电常数层，即位于所述体接触寄生区1211上方的栅氧层14替换成了所述低介电常数层，由于所述低介电常数层的材质的相对介电常数低于栅氧层14的材质的相对介电常数，例如当所述低介电常数层为所述气隙26时，所述气隙26中的空气或真空的相对介电常数仅为栅氧层14的材质的相对介电常数的1/4～1/20(当栅氧层14的材质为氧化硅时，所述气隙26的相对介电常数为栅氧层14的材质的相对介电常数的1/4；当栅氧层14的材质为高介电常数的材料时，所述气隙26的相对介电常数可达到仅为栅氧层14的材质的相对介电常数的1/20)，使得所述体接触寄生区2211的上层衬底22与其上方的所述低介电常数层和所述栅极层25构成的寄生电容得到减小，从而使得半导体器件的截止频率得到提高。
综上所述，本发明提供的半导体器件，包括：衬底，包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；栅极层，形成于所述上层衬底上，所述栅极层至少从所述器件有源区上延伸至所述体接触区上，所述栅极层和所述体接触区之间形成有一低介电常数层；以及，侧墙，形成于所述栅极层和所述低介电常数层的侧壁上。本发明的半导体器件使得寄生电容得到减小，从而使得截止频率得到提高。
本发明一实施例提供一种半导体器件的制造方法，参阅图9，图9是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供一衬底，所述衬底包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；
步骤S2、形成绝缘介质层于靠近所述器件有源区的所述体接触区上以及形成栅氧层于所述器件有源区上；
步骤S3、形成栅极层于所述绝缘介质层和所述栅氧层上；
步骤S4、形成侧墙于所述栅极层的侧壁上；
其中，所述绝缘介质层为相对介电常数低于所述栅氧层的低介电常数层；或者，在形成所述栅极层之后且在形成所述侧墙之前，去除所述绝缘介质层，在所述栅极层和所述体接触区之间形成一气隙，以作为低介电常数层；所述侧墙封住所述低介电常数层。
下面参阅图6a～图8b和图10a～图10i更为详细的介绍本实施例提供的半导体器件的制造方法，图10a～图10i也是图6b所示的半导体器件的制造方法。
按照步骤S1，提供一衬底，所述衬底包括自下向上依次形成的下层衬底20、绝缘埋层21和上层衬底22，所述上层衬底22包括体接触区221和器件有源区222。所述体接触区221紧邻所述器件有源区222。
所述下层衬底20和所述上层衬底22的材质可以为本领域技术人员熟知的任意合适的底材；所述绝缘埋层21为氧化硅或氮氧硅等绝缘材料。所述下层衬底20、绝缘埋层21和上层衬底22形成SOI衬底。
按照步骤S2，参阅图10a～图10c，形成绝缘介质层261于靠近所述器件有源区222的所述体接触区221上以及形成栅氧层24于所述器件有源区222上。所述绝缘介质层261的侧壁与所述栅氧层24的面向所述体接触区221一侧的侧壁接触，所述绝缘介质层261的顶面不低于所述栅氧层24的顶面。
可以先形成所述绝缘介质层261于靠近所述器件有源区222的所述体接触区221上，再形成所述栅氧层24于所述器件有源区222上；或者，先形成所述栅氧层24于所述器件有源区222上，再形成所述绝缘介质层261于靠近所述器件有源区222的所述体接触区221上。
若先形成所述绝缘介质层261，再形成所述栅氧层24，其具体步骤可以包括：首先，在所述上层衬底22上覆盖所述绝缘介质层261的材料，如图10a所示；然后，根据所述体接触区221和所述器件有源区222的版图的设计，刻蚀所述绝缘介质层261的材料和所述上层衬底22，以在所述上层衬底22中形成浅沟槽隔离结构23，如图10b所示，所述浅沟槽隔离结构23包围所述体接触区221和所述器件有源区222，所述浅沟槽隔离结构23的底面与所述绝缘埋层21接触，所述浅沟槽隔离结构23的顶面与所述上层衬底22的顶面齐平或略高于所述上层衬底22的顶面，此时，所述绝缘介质层261仅覆盖所述体接触区221和所述器件有源区222；接着，进一步将所述绝缘介质层261减薄到所需的厚度，并刻蚀去除部分的所述绝缘介质层261，如图10c所示，使得剩余的所述绝缘介质层261仅位于靠近所述器件有源区222的所述体接触区221上；接着，对所述上层衬底22的未被剩余的所述绝缘介质层261覆盖的区域进行热氧化工艺处理，形成栅氧层24的膜层，并对栅氧层24的膜层进行刻蚀，以形成栅氧层24于所述器件有源区222上，如图10d所示。另外，在上述将所述绝缘介质层261减薄到所需的厚度之后，还可以对所述体接触区221和所述器件有源区222的上层衬底22中进行阱区的离子注入和调整阈值电压的离子注入。
若先形成所述栅氧层24于所述器件有源区222上，再形成所述绝缘介质层261于靠近所述器件有源区222的所述体接触区221上，则在形成所述栅氧层24于所述器件有源区222上之前，可以先形成所述浅沟槽隔离结构23。之后，先通过对所述浅沟槽隔离结构23包围的上层衬底22进行热氧化和刻蚀工艺形成所述栅氧层24，再通过沉积和刻蚀工艺形成所述绝缘介质层261。所述浅沟槽隔离结构23的材质可以为氧化硅或氮氧硅等氧化物。所述绝缘介质层261的材质可以与所述浅沟槽隔离结构23的材质具有高的刻蚀选择比，使得后续在刻蚀去除所述绝缘介质层261以在所述绝缘介质层261处形成一气隙26时，所述浅沟槽隔离结构23不被刻蚀或者仅被轻微刻蚀。按照步骤S3，形成栅极层25至少于所述绝缘介质层261和所述栅氧层24上。
其步骤包括：首先，沉积栅极层25的材料覆盖于所述上层衬底22和所述浅沟槽隔离结构23上，且栅极层25的材料将所述栅氧层24和所述绝缘介质层261掩埋在内；然后，对栅极层25的材料进行刻蚀，以形成所述栅极层25，如图10e所示。另外，之后还可以对所述栅极层25的表面进行氧化，以保护所述栅极层25；并且，还可以对所述器件有源区222的未被所述栅极层25覆盖的区域进行轻掺杂漏注入(LDD)。所述体接触区221可以位于所述器件有源区222的一侧或两侧，定义所述体接触区221位于所述器件有源区222的一侧或两侧时所在的方向为长度方向，定义垂直于所述长度方向的方向为宽度方向，那么，所述栅极层25从所述体接触区221上的绝缘介质层261上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，所述栅极层25在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211。
并且，当所述体接触区221位于所述器件有源区222的一侧时，所述栅极层25还可从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上。
所述栅极层25包括主栅251和扩展栅252，若所述体接触区221位于所述器件有源区222的一侧，所述主栅251至少从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上，与所述主栅251的一端连接的所述扩展栅252从所述体接触区221上的绝缘介质层261上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，所述扩展栅252在所述体接触寄生区2211的宽度方向的两侧包围住所述体接触寄生区2211；若所述体接触区221位于所述器件有源区222的两侧，所述主栅251至少位于所述器件有源区222上，所述主栅251两端的所述扩展栅252从所述体接触区221上的绝缘介质层261上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，所述扩展栅252在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211。
以所述体接触区221位于所述器件有源区222的一侧为例，如图6a至图6c所示，所述主栅251从所述器件有源区222上延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上，所述扩展栅252从所述体接触区221上的绝缘介质层261上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，所述主栅251和所述扩展栅252的交界处与所述体接触区221和所述器件有源区222的交界处对齐；如图7a至图7c以及图8a至图8b所示，所述主栅251从所述体接触区221上的绝缘介质层261上经所述器件有源区222延伸至所述器件有源区222的背向所述体接触区221一侧的所述浅沟槽隔离结构23上，所述扩展栅252从所述体接触区221上的绝缘介质层261上延伸至所述体接触区221的宽度方向两侧的所述浅沟槽隔离结构23上，所述主栅251和所述扩展栅252的交界处位于所述体接触区221上。
所述栅极层25的形状可以为T型，那么，所述主栅251为T型的“|”部位，所述扩展栅252为T型的“―”部位，此时，所述体接触区221位于所述器件有源区222的一侧，所述绝缘介质层261位于T型的所述栅极层25的“―”部位和所述体接触区221之间(如图6a至图6c)，或者，所述绝缘介质层261从T型的所述栅极层25的“―”部位和所述体接触区221之间延伸至T型的所述栅极层25的“|”部位和所述体接触区221之间(如图7a至图8b)。或者，所述栅极层25的形状为H型(未图示)，所述主栅251为H型的“―”部位，所述扩展栅252为H型的两个“|”部位，此时，所述体接触区221位于所述器件有源区222的两侧，所述绝缘介质层261位于H型的所述栅极层25的“|”部位和所述体接触区221之间，或者，所述绝缘介质层261从H型的所述栅极层25的“|”部位和所述体接触区221之间延伸至H型的所述栅极层25的“―”部位和所述体接触区221之间。或者，所述栅极层25的形状为梳型(未图示)，所述体接触区221位于所述器件有源区222的一侧，所述栅极层25包括一梳背和多个梳齿，梳型结构的梳齿为所述主栅251，梳型结构的梳背为所述扩展栅252，所述绝缘介质层261位于梳型的所述栅极层25的梳背部位和所述体接触区221之间，或者，所述绝缘介质层261从梳型的所述栅极层25的梳背部位和所述体接触区221之间延伸至梳型的所述栅极层25的梳齿部位和所述体接触区221之间。
另外，所述栅氧层24的材质可以为氧化硅(相对介电常数为4.1)或者相对介电常数大于7的高K介质，例如可以包括但不限于氮氧硅、二氧化钛、五氧化二钽等。
所述绝缘介质层261可以为相对介电常数低于所述栅氧层24的低介电常数层，此时，所述绝缘介质层261和所述低介电常数层的材质可以为碳氧硅(SiOC，相对介电常数为2.5)、无机或有机旋涂玻璃(SOG，相对介电常数为小于或等于3)等。所述低介电常数层的侧壁与所述栅氧层24的面向所述体接触区221一侧的侧壁接触，所述低介电常数层的顶面不低于所述栅氧层24的顶面。
或者，所述绝缘介质层261的材质的相对介电常数可以不低于所述栅氧层24的材质的相对介电常数，例如所述绝缘介质层261的材质为氮化硅或碳化硅等，那么，在形成所述栅极层25之后且在后续形成所述侧墙27之前，去除所述绝缘介质层261，以在所述栅极层25与所述体接触区221之间形成一气隙26，所述气隙26作为低介电常数层，如图10f所示，所述气隙26可以暴露所述栅氧层24的面向所述体接触区221一侧的侧壁，此时，所述绝缘介质层261为一牺牲层。其中，去除所述绝缘介质层261时，所述绝缘介质层261的材质与所述栅氧层24的材质具有高的刻蚀选择比，使得在刻蚀去除所述绝缘介质层261时，所述栅氧层24不被刻蚀或者仅被轻微刻蚀，避免所述栅氧层24的结构被损坏。例如，所述绝缘介质层261的材质为氮化硅，所述栅氧层24的材质可以为氧化硅时，采用磷酸溶液刻蚀去除所述绝缘介质层261时，所述栅氧层24几乎不被刻蚀。
所述气隙26的顶壁不低于所述栅氧层24的顶面。所述气隙26的高度可以为
Figure BDA0002762944470000171
当所述气隙26的高度较低时，所述栅氧层24的顶面可以与所述气隙26的顶壁齐平；当所述气隙26的高度较高时，所述栅氧层24的顶面可以低于所述气隙26的顶壁。如图6a至图6c以及图10f所示，所述气隙26位于所述扩展栅252和所述体接触区221的上层衬底22之间；如图7a至图7c以及图8a至图8b所示，所述气隙26从所述扩展栅252和所述体接触区221的上层衬底22之间延伸至所述主栅251和所述体接触区221的上层衬底22之间。
在图6a至图6c所示的半导体器件、图8a至图8b所示的半导体器件以及图7a至图7c所示的半导体器件中，所述体接触区221的面积依次减小，所述体接触寄生区2211的面积也依次减小。
由于所述体接触区221的被所述栅极层25覆盖的区域成为了体接触寄生区2211，位于所述体接触寄生区2211和所述栅极层25之间的所述绝缘介质层261被替换成了所述低介电常数层，那么，所述体接触寄生区2211的上层衬底22与其上方的所述低介电常数层和所述栅极层25构成了寄生电容的结构。所述低介电常数层可以为碳氧硅(SiOC，相对介电常数为2.5)、无机或有机旋涂玻璃(SOG，相对介电常数为小于或等于3)等相对介电常数低于所述栅氧层24的材料，也可以为所述气隙26。
按照步骤S4，形成侧墙27于所述栅极层25的侧壁上，所述侧墙27封住所述低介电常数层。
所述体接触区221上的所述侧墙27的底面与所述体接触区221的上层衬底22接触。若所述低介电常数层为所述气隙26，则所述侧墙27封住所述气隙26，如图10g所示，即所述体接触区221的上层衬底22、所述栅极层25、所述栅氧层24和所述侧墙26包围所述气隙26。
在形成所述侧墙27时，若所述低介电常数层为所述气隙26，可以通过控制沉积的方法和工艺参数，使得所述侧墙27仅在垂直于所述上层衬底22的方向上生长，而几乎不会在平行于所述上层衬底22的方向上生长，以避免所述侧墙27填充进入所述气隙26中。
另外，所述半导体器件的制造方法还包括：
首先，形成源极区2221和漏极区2222于所述主栅251两侧的所述器件有源区222中，在对所述器件有源区222进行离子注入形成所述源极区2221和漏极区2222的同时，还对区域A1中的栅极层25、区域A1中的所述体接触区221的未被所述栅极层25覆盖的区域以及区域A2中的所述栅极层25进行重掺杂。
其中，对于N型的MOS晶体管，对区域A1中的栅极层25和区域A1中的所述体接触区221的未被所述栅极层25覆盖的区域进行P型重掺杂，对区域A2中的所述栅极层25、区域A2中的未被所述栅极层25覆盖的上层衬底22进行N型重掺杂；对于P型的MOS晶体管，对区域A1中的栅极层25和区域A1中的所述体接触区221的未被所述栅极层25覆盖的区域进行N型重掺杂，对区域A2中的所述栅极层25、区域A2中的未被所述栅极层25覆盖的上层衬底22进行P型重掺杂。其中，区域A1和区域A2的交界处可以位于所述扩展栅252所在的区域，区域A1和区域A2之间可以接触或未接触，例如，图6a中的区域A1和区域A2的交界处为EE’，图7a中的区域A1和区域A2的交界处为GG’，图8a中的区域A1和区域A2的交界处为II’。
对区域A1中的所述体接触区221的未被所述栅极层25覆盖的区域进行重掺杂，可以形成体接触掺杂区2212，所述体接触掺杂区2212可以位于所述体接触区221的上层衬底22的顶部(如图10h所示)或者可以从所述体接触区221的上层衬底22的顶部扩展至底部；对区域A2中的未被所述栅极层25覆盖的上层衬底22进行重掺杂，可以在所述栅极层25两侧的上层衬底22的顶部分别形成源极区2221和漏极区2222，所述源极区2221和所述漏极区2222可以分别位于所述主栅251两侧的所述器件有源区222中，所述源极区2221和所述漏极区2222之间为沟道区，所述体接触掺杂区2212用于将位于所述沟道区下方的上层衬底22(即体区)引出。然后，如图10i所示，形成导电接触插栓29于所述源极区2221、所述漏极区2222、所述体接触区221和所述扩展栅252上，所述体接触区221上的导电接触插栓29位于所述体接触区221的未被所述栅极层25覆盖的区域的上层衬底22上，所述扩展栅252上的所述导电接触插栓29位于所述浅沟槽隔离结构23的上方。
由于所述栅极层25在所述体接触寄生区2211的宽度方向的两侧包住所述体接触寄生区2211，使得所述体接触掺杂区2212与所述源极区2221/所述漏极区2222之间被隔离开，而由于所述体接触掺杂区2212用于将所述体区引出，因此，使得所述体区以及所述源极区2221/所述漏极区2222均能分别通过对应的导电接触插栓29单独引出，实现了对体区和源极区/漏极区之间的有效隔离。
另外，所述体接触区221的未被所述栅极层25覆盖的区域的上层衬底22、所述源极区2221、所述漏极区2222以及所述栅极层25上还可形成金属硅化物层28，所述导电接触插栓29位于所述金属硅化物层28上。
由上述内容可知，与现有的半导体器件(如图1至图5)的结构相比，本发明的半导体器件的制造方法，通过将位于体接触区121和所述栅极层15之间的栅氧层14替换成所述低介电常数层，即位于所述体接触寄生区1211上方的栅氧层14替换成了所述低介电常数层，由于所述低介电常数层的材质的相对介电常数低于栅氧层14的材质的相对介电常数，例如当所述低介电常数层为所述气隙26时，所述气隙26中的空气或真空的相对介电常数仅为栅氧层14的材质的相对介电常数的1/4～1/20(当栅氧层14的材质为氧化硅时，所述气隙26的相对介电常数为栅氧层14的材质的相对介电常数的1/4；当栅氧层14的材质为高介电常数的材料时，所述气隙26的相对介电常数可达到仅为栅氧层14的材质的相对介电常数的1/20)，使得所述体接触寄生区2211的上层衬底22与其上方的所述低介电常数层和所述栅极层25构成的寄生电容得到减小，从而使得半导体器件的截止频率得到提高。
另外，上述的半导体器件的制造方法中的各个步骤不仅限于上述的形成顺序，各个步骤的先后顺序可适应性的进行调整。
综上所述，本发明提供的半导体器件的制造方法，包括：提供一衬底，所述衬底包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；形成绝缘介质层于靠近所述器件有源区的所述体接触区上以及形成栅氧层于所述器件有源区上；形成栅极层至少于所述绝缘介质层和所述栅氧层上；以及，形成侧墙于所述栅极层的侧壁上；其中，所述绝缘介质层为相对介电常数低于所述栅氧层的低介电常数层；或者，在形成所述栅极层之后且在形成所述侧墙之前，去除所述绝缘介质层，在所述栅极层和所述体接触区之间形成一气隙，以作为低介电常数层；所述侧墙封住所述低介电常数层。本发明的半导体器件的制造方法使得寄生电容得到减小，从而使得截止频率得到提高。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (13)

1.一种半导体器件，其特征在于，包括：
衬底，包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；
栅极层，形成于所述上层衬底上，所述栅极层至少从所述器件有源区上延伸至所述体接触区上，所述栅极层和所述体接触区之间形成有一低介电常数层，所述栅极层和所述器件有源区之间形成有一栅氧层；以及，
侧墙，形成于所述栅极层的侧壁上，且所述侧墙封住所述低介电常数层；
其中，所述低介电常数层的相对介电常数低于所述栅氧层，所述低介电常数层为一气隙，以减小所述体接触区的上层衬底与其上方的所述低介电常数层和所述栅极层构成的寄生电容，进而提高射频绝缘体上硅器件的截止频率。
2.如权利要求1所述的半导体器件，其特征在于，所述低介电常数层的顶面不低于所述栅氧层的顶面。
3.如权利要求1所述的半导体器件，其特征在于，所述绝缘埋层上形成有浅沟槽隔离结构，所述浅沟槽隔离结构包围所述体接触区和所述器件有源区。
4.如权利要求3所述的半导体器件，其特征在于，所述栅极层从所述体接触区上延伸至所述体接触区两侧的所述浅沟槽隔离结构上。
5.如权利要求1所述的半导体器件，其特征在于，所述栅极层的形状为T型，所述体接触区位于所述器件有源区的一侧，所述低介电常数层至少位于T型的所述栅极层的“―”部位和所述体接触区之间；或者，所述栅极层的形状为H型，所述体接触区位于所述器件有源区的两侧，所述低介电常数层至少位于H型的所述栅极层的“|”部位和所述体接触区之间；或者，所述栅极层的形状为梳型，所述体接触区位于所述器件有源区的一侧，所述低介电常数层至少位于梳型的所述栅极层的梳背部位和所述体接触区之间。
6.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括源极区、漏极区和导电接触插栓，所述源极区和所述漏极区分别位于所述栅极层两侧的所述器件有源区中，所述导电接触插栓位于所述源极区、所述漏极区、所述体接触区和所述栅极层上。
7.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底包括自下向上依次形成的下层衬底、绝缘埋层和上层衬底，所述上层衬底包括体接触区和器件有源区；
形成绝缘介质层于靠近所述器件有源区的所述体接触区上以及形成栅氧层于所述器件有源区上；
形成栅极层至少于所述绝缘介质层和所述栅氧层上；以及，
形成侧墙于所述栅极层的侧壁上；
其中，在形成所述栅极层之后且在形成所述侧墙之前，去除所述绝缘介质层，在所述栅极层和所述体接触区之间形成一气隙，以作为低介电常数层，以减小所述体接触区的上层衬底与其上方的所述低介电常数层和所述栅极层构成的寄生电容，进而提高射频绝缘体上硅器件的截止频率；所述侧墙封住所述低介电常数层。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，去除所述绝缘介质层时，所述绝缘介质层与所述栅氧层具有高的刻蚀选择比。
9.如权利要求7所述的半导体器件的制造方法，其特征在于，所述低介电常数层的顶面不低于所述栅氧层的顶面。
10.如权利要求7所述的半导体器件的制造方法，其特征在于，所述绝缘埋层上形成有浅沟槽隔离结构，所述浅沟槽隔离结构包围所述体接触区和所述器件有源区。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述栅极层从所述体接触区上延伸至所述体接触区两侧的所述浅沟槽隔离结构上。
12.如权利要求7所述的半导体器件的制造方法，其特征在于，所述栅极层的形状为T型，所述体接触区位于所述器件有源区的一侧，所述绝缘介质层至少位于T型的所述栅极层的“―”部位和所述体接触区之间；或者，所述栅极层的形状为H型，所述体接触区位于所述器件有源区的两侧，所述绝缘介质层至少位于H型的所述栅极层的“|”部位和所述体接触区之间；或者，所述栅极层的形状为梳型，所述体接触区位于所述器件有源区的一侧，所述绝缘介质层至少位于梳型的所述栅极层的梳背部位和所述体接触区之间。
13.如权利要求7所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：
形成源极区和漏极区于所述栅极层两侧的所述器件有源区中；以及，
形成导电接触插栓于所述源极区、所述漏极区、所述体接触区和所述栅极层上。
CN202011223737.1A 2020-11-05 2020-11-05 半导体器件及其制造方法 Active CN112349783B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011223737.1A CN112349783B (zh) 2020-11-05 2020-11-05 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011223737.1A CN112349783B (zh) 2020-11-05 2020-11-05 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN112349783A CN112349783A (zh) 2021-02-09
CN112349783B true CN112349783B (zh) 2022-04-05

Family

ID=74428459

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011223737.1A Active CN112349783B (zh) 2020-11-05 2020-11-05 半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN112349783B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332394A (zh) * 2011-07-28 2012-01-25 上海宏力半导体制造有限公司 半导体器件、mos晶体管及其形成方法
US8217456B1 (en) * 2011-03-11 2012-07-10 International Business Machines Corporation Low capacitance hi-K dual work function metal gate body-contacted field effect transistor
CN103730405A (zh) * 2014-01-07 2014-04-16 上海华虹宏力半导体制造有限公司 Soi结构及其制作方法
CN108231899A (zh) * 2017-12-26 2018-06-29 上海集成电路研发中心有限公司 一种soi体接触器件及其制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677645B2 (en) * 2002-01-31 2004-01-13 International Business Machines Corporation Body contact MOSFET

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8217456B1 (en) * 2011-03-11 2012-07-10 International Business Machines Corporation Low capacitance hi-K dual work function metal gate body-contacted field effect transistor
CN102332394A (zh) * 2011-07-28 2012-01-25 上海宏力半导体制造有限公司 半导体器件、mos晶体管及其形成方法
CN103730405A (zh) * 2014-01-07 2014-04-16 上海华虹宏力半导体制造有限公司 Soi结构及其制作方法
CN108231899A (zh) * 2017-12-26 2018-06-29 上海集成电路研发中心有限公司 一种soi体接触器件及其制作方法

Also Published As

Publication number Publication date
CN112349783A (zh) 2021-02-09

Similar Documents

Publication Publication Date Title
CN101740622B (zh) 用于半导体器件的屏蔽电极结构和方法
US9412733B2 (en) MOSFET with integrated schottky diode
US9245975B2 (en) Recessed channel insulated-gate field effect transistor with self-aligned gate and increased channel length
US7344945B1 (en) Method of manufacturing a drain side gate trench metal-oxide-semiconductor field effect transistor
US6700158B1 (en) Trench corner protection for trench MOSFET
KR101047945B1 (ko) 트렌치 금속 산화막 반도체 전계 효과 트랜지스터
US11721758B2 (en) Semiconductor structure and associated fabricating method
US7250342B2 (en) Method of fabricating a MOSFET having a recessed channel
US20050017298A1 (en) Shielding structure for use in a metal-oxide-semiconductor device
US8889518B2 (en) LDMOS transistor with asymmetric spacer as gate
US8183629B2 (en) Stacked trench metal-oxide-semiconductor field effect transistor device
CN112349782B (zh) 半导体器件及其制造方法
WO2008121991A1 (en) Self-aligned trench mosfet and method of manufacture
WO2006122130A2 (en) Power mosfet device structure for high frequency applications
CN101740623A (zh) 具有槽屏蔽电极结构的半导体器件
JP2001060698A (ja) シリコンオンインシュレータ・ボディコンタクトを形成する方法およびボディコンタクト構造
CN111092123A (zh) 横向双扩散晶体管及其制造方法
US6160288A (en) Vertical type misfet having improved pressure resistance
US6423618B1 (en) Method of manufacturing trench gate structure
CN114420760B (zh) 横向双扩散场效应晶体管、制作方法、芯片及电路
JP2008028263A (ja) 半導体装置
CN112349784B (zh) 半导体器件及其制造方法
US10692992B2 (en) Semiconductor device and fabrication method thereof
CN112349783B (zh) 半导体器件及其制造方法
KR102453508B1 (ko) 스페이서 내에 에어 보이드를 갖는 반도체 디바이스

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province

Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd.

Country or region after: China

Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province

Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd.

Country or region before: China

CP03 Change of name, title or address