CN112309998A - 封装器件及其制备方法、电子设备 - Google Patents

封装器件及其制备方法、电子设备 Download PDF

Info

Publication number
CN112309998A
CN112309998A CN201910696888.XA CN201910696888A CN112309998A CN 112309998 A CN112309998 A CN 112309998A CN 201910696888 A CN201910696888 A CN 201910696888A CN 112309998 A CN112309998 A CN 112309998A
Authority
CN
China
Prior art keywords
channel
circuit board
pin
layer
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910696888.XA
Other languages
English (en)
Other versions
CN112309998B (zh
Inventor
潘伟健
胡志祥
叶刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN201910696888.XA priority Critical patent/CN112309998B/zh
Priority to JP2022506069A priority patent/JP7430777B2/ja
Priority to EP20848270.3A priority patent/EP4006967A4/en
Priority to KR1020227006500A priority patent/KR102607513B1/ko
Priority to PCT/CN2020/105303 priority patent/WO2021018156A1/zh
Publication of CN112309998A publication Critical patent/CN112309998A/zh
Priority to US17/587,790 priority patent/US20220148950A1/en
Application granted granted Critical
Publication of CN112309998B publication Critical patent/CN112309998B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Combinations Of Printed Boards (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本申请提供一种封装器件及其制备方法、电子设备，涉及电子技术领域，用于解决封装器件的引脚位于侧面，导致封装器件的面积增大，不利于电子设备的轻巧化的问题。封装器件，包括：电路板，具有第一表面；第一塑封层，覆盖在第一表面上，第一塑封层包括至少一个第一通道，第一通道沿第一方向贯穿第一塑封层，第一方向为垂直于第一表面的方向；至少一个第一引脚，第一引脚与电路板电连接，一个第一引脚位于一个第一通道内，且第一引脚的至少一部分与第一通道的内壁相连接，第一通道露出第一引脚的远离电路板的第一导电表面，第一引脚通过第一导电表面与外部器件进行电连接。

Description

封装器件及其制备方法、电子设备
技术领域
本申请涉及电子技术领域，尤其涉及一种封装器件及其制备方法、电子设备。
背景技术
随着科学技术的迅猛发展，手机、电脑、平板、基站等通信设备已经普及，各通信设备生产厂家为了提升产品性能及竞争力，对通信设备中的电子元器件，例如，封装器件，的设计生产以及性能都提出更高的要求。
如图1所示，封装器件通常包括电路板1、覆盖电路板1的上表面和下表面的塑封层2以及设置在电路板1的侧面的引脚(pin)3。
图1所示的封装器件的制备流程为：先对电路板1进行封装，然后切割露出电路板1的侧面，再将引脚3与电路板1进行焊接，得到封装器件。
这样一来，如图1所示，引脚3位于封装器件的侧面，引脚3与塑封层2无重叠的部分，引脚2需要单独占用空间，导致封装器件的长度或宽度增大，从而导致封装器件的面积增大，不利于电子设备的轻巧化。
发明内容
本申请实施例提供一种封装器件及其制备方法、电子设备，用于解决封装器件的引脚位于侧面，导致封装器件的面积增大，不利于电子设备的轻巧化的问题。
为达到上述目的，本实施例采用如下技术方案：
第一方面，提供一种封装器件，包括：电路板，具有第一表面；第一塑封层，覆盖在第一表面上，第一塑封层包括至少一个第一通道，第一通道沿第一方向贯穿第一塑封层，第一方向为垂直于第一表面的方向；至少一个第一引脚，第一引脚与电路板电连接，一个第一引脚位于一个第一通道内，且第一引脚的至少一部分与第一通道的内壁相连接，第一通道露出第一引脚的远离电路板的第一导电表面，第一引脚通过第一导电表面与外部器件进行电连接。此处的封装器件，一方面，将第一引脚设置在电路板的第一表面上，且第一表面为覆盖有第一塑封层的表面，第一引脚位于第一塑封层围成的区域内，无需单独占用空间。相比于将第一引脚设置在于第一表面相交的侧面，可减小封装器件沿平行于第一表面的方向上的尺寸(长度或宽度)，从而可减小封装器件的面积。此外，第一引脚设置在电路板的第一表面上，可实现封装器件与外部器件的表贴组装，满足不同的结构需求。另一方面，第一引脚的侧表面中的至少部分与第一塑封层相连接，第一塑封层对第一引脚起到支撑作用，可提高第一引脚与电路板连接的稳定性，避免第一引脚松动脱落，提高第一引脚的板级可靠性。再一方面，由于电路板的第一表面比电路板的与第一表面相交的侧面的表面积大，因此，将第一引脚设置在电路板的第一表面上，相比设置在电路板的与第一表面相交的侧面，工艺精度和工艺难度低，可降低制备成本。
可选的，第一通道包括连通的第一子通道和第二子通道，第二子通道相对第一子通道靠近电路板设置；第一引脚朝向第一子通道的内壁的表面与第一子通道的内壁之间具有间隙；第一引脚朝向第二子通道的内壁的表面与第二子通道的内壁相连接。通过在第一引脚朝向第一子通道的内壁的表面与第一子通道的内壁之间形成间隙，可以使第一引脚朝向内壁的表面用来覆盖焊料，可增加第一引脚上的焊料量，提高第一引脚与外部器件电连接的稳定性。
可选的，第一通道为通孔，第一通道位于第一塑封层的侧面围成的区域内，第一塑封层的侧面与第一表面相交。结构简单，便于制备。
可选的，第一通道为设置于第一塑封层的侧面的通槽，第一塑封层的侧面与第一表面相交。将本示例中的封装器件与外部器件电连接时，焊料可以覆盖到第一引脚的被第一通道露出的第二导电表面上，可增加第一引脚上的焊料量，提高第一引脚与外部器件电连接的稳定性。
可选的，第一引脚具有与电路板的与第一表面相交的侧面平齐的第二导电表面，第二导电表面包括第一子导电面和第二子导电面，第二子导电面相对第一子导电面靠近电路板设置；封装器件还包括覆盖第二子导电面的阻焊层。通过在第一引脚的第二子导电面上设置阻焊层，可以阻止焊料过多的流动到第二导电表面，从而可以保证第一引脚的第一导电表面上焊料量。以确保第一引脚与外部器件相连接的焊料足量，确保第一引脚与外部器件连接的稳定性。
可选的，封装器件还包括覆盖第一子导电面的第一导电保护层。此处，第一导电保护层用于防止第一子导电面氧化，因此，第一导电保护层可保护第一子导电表面具有导电性能。
可选的，封装器件还包括覆盖第一导电表面的第二导电保护层。此处，第二导电保护层用于防止第一导电表面氧化，因此，第二导电保护层可保护第一导电表面具有导电性能。
可选的，第一导电表面与第一塑封层远离电路板的上表面平齐。便于制备。
可选的，封装器件还包括第一电子元器件；第一电子元器件设置在第一表面上，且电路板电连接。
可选的，第一电子元器件远离电路板的上表面被第一塑封层覆盖。确保第一塑封层对第一电子元器件起到稳固作用。
可选的，第一电子元器件远离电路板的上表面与第一塑封层的远离电路板的上表面平齐。在第一塑封层对第一电子元器件起到稳固作用的同时，使第一塑封层厚度尽量减薄，以使封装器件轻薄化。
可选的，电路板还具有与第一表面相对设置的第二表面；封装器件还包括覆盖在第二表面上的第二塑封层；第一塑封层的厚度和第二塑封层的厚度相等。
第二方面，提供一种封装器件的制备方法，包括：在电路板母板的第一表面的每个器件区内，焊接至少一个第一引脚，第一引脚与电路板母板电连接，其中，电路板母板上设置有横纵交叉的多个切割道，多个切割道交叉界定出多个器件区；在第一表面上形成第一塑封层，其中，第一塑封层在与第一引脚对应的位置处形成有第一通道，第一通道沿第一方向贯穿第一塑封层，第一方向为垂直于第一表面的方向；第一通道露出第一引脚的远离电路板母板的第一导电表面，第一引脚通过第一导电表面与外部器件进行电连接且第一引脚的至少一部分与第一通道的内壁相连接；沿切割道，对形成有第一塑封层的电路板母板进行切割，形成封装器件。现有技术中是采用将电路板封装好后再焊接第一引脚，而在焊接过程中会有较高的热量，从而对塑封层产生热冲击，导致塑封层和电路板分离，或者导致电子元器件与电路板之间的焊点重熔后短路，影响封装器件的性能。而本申请提供的封装器件的制备方法，是在形成第一塑封层之前，将第一引脚和第一电子元器件焊接的电路板上，因此，不会对第一塑封层产生热冲击，也不会出现第一电子元器件与电路板之间的焊点重容的情况，可保证封装器件的质量。此外，本申请中第一电子元器件和第一引脚在同一阶段焊接在电路板上，而无需焊接完第一电子元器件后，进入其他工序，随后再焊接第一引脚，可缩短封装器件的生产工艺流程。
可选的，在第一表面上形成第一塑封层，包括：在电路板母板的第一表面形成塑封薄膜，塑封薄膜包裹各个第一引脚；对塑封薄膜进行研磨，露出第一导电表面，形成第一塑封层。
可选的，在第一表面上形成第一塑封层，包括：在第一引脚的第一导电表面贴附阻挡薄膜，其中，阻挡薄膜与每一第一引脚的第一导电表面均贴合；在电路板母板与阻挡薄膜之间填充塑封材料，塑封材料包裹各个第一引脚的与第一导电表面相交的表面，形成塑封薄膜；去除阻挡膜层，露出第一导电表面，形成第一塑封层。
可选的，在露出第一导电表面后，在第一表面上形成第一塑封层，还包括：在塑封薄膜与第一引脚之间开槽，形成与第一引脚之间具有间隙的第一子通道和与第一引脚相连接的第二子通道，其中，第二子通道与第一子通道连通，且相对第一子通道靠近电路板母板设置。
可选的，对形成有第一塑封层的电路板母板进行切割后，封装器件的制备方法，还包括：对切割面进行研磨，露出距切割面最近的第一引脚的与第一导电表面相交的表面。
第三方面，提供一种电子设备，包括第一方面任一项的封装器件。
附图说明
图1为现有技术提供的一种封装器件的结构示意图；
图2为本申请实施例提供的一种封装器件的结构示意图；
图3为沿图2中B-B′向的剖视图；
图4为本申请实施例提供的一种封装器件与外部器件电连接的结构示意图；
图5本申请实施例提供的一种第一塑封层的结构示意图；
图6为沿图5中O-O′向的剖视图；
图7a为本申请实施例提供的另一种封装器件与外部器件电连接的结构示意图；
图7b为本申请实施例提供的又一种封装器件与外部器件电连接的结构示意图；
图8a本申请实施例提供的一种第一塑封层的俯视示意图；
图8b为沿图8a中D-D′向的剖视图；
图9a为本申请实施例提供的一种封装器件的俯视示意图；
图9b为沿图9a中E-E′向的剖视图；
图9c为本申请实施例提供的又一种封装器件与外部器件电连接的结构示意图；
图10为本申请实施例提供的又一种封装器件与外部器件电连接的结构示意图；
图11a本申请实施例提供的另一种第一塑封层的结构示意图；
图11b本申请实施例提供的一种第一塑封层的侧视示意图；
图12a本申请实施例提供的又一种第一塑封层的结构示意图；
图12b本申请实施例提供的一种第一塑封层的侧视示意图；
图13a为本申请实施例提供的一种封装器件的结构示意图；
图13b为本申请实施例提供的又一种封装器件与外部器件电连接的结构示意图；
图14本申请实施例提供的一种封装器件的侧视示意图；
图15本申请实施例提供的另一种封装器件的侧视示意图；
图16本申请实施例提供的又一种封装器件的侧视示意图；
图17本申请实施例提供的又一种封装器件的侧视示意图；
图18本申请实施例提供的又一种封装器件的侧视示意图；
图19本申请实施例提供的又一种封装器件的侧视示意图；
图20为本申请实施例提供的一种封装器件的制备方法的流程图；
图21-图28为本申请实施例提供的一种封装器件的制备过程示意图；
图29为本申请实施例提供的另一种封装器件的制备方法的流程图。
附图标记：
410-外部器件；420-封装器件；430-焊料；1-电路板；2-塑封层；3-引脚；4-第一引脚；5-第一塑封层；51-第一通道；511-第一子通道；512-第二子通道；52-塑封薄膜；53-阻挡膜层；6-阻焊层；7-第一导电保护层；71-镍膜层；72-金膜层；8-第二导电保护层；9-第一电子元器件；10-第二塑封层；101-第二通道；11-第二引脚；12-第二电子元器件；13-电路板母板；131-器件区；132-切割道。
具体实施方式
除非另作定义，本申请使用的技术术语或者科学术语应当为本领域技术人员所理解的通常意义。本申请说明书以及权利要求书中使用的术语“第一”、“第二”、“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
“左”、“右”、“上”以及“下”等方位术语是相对于附图中的器件示意放置的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据液晶显示装置所放置的方位的变化而相应地发生变化。
本申请实施例提供一种封装器件420，如图2所示，封装器件420，包括：电路板1、至少一个第一引脚4、第一电子元器件9以及第一塑封层5。
其中，电路板1可以为印刷电路板(printed circuit board，PCB)。
在此基础上，电路板1可以是单面板或双面板中的一种。单面板只有一个表面用来与其他器件电连接，双面板有一组相对的表面可以用来与其他器件电连接。电路板1可以是具有一层重布线层的单层电路板，也可以是具有多层重布线层的多层电路板。其中，重布线层包括层叠设置的导电层和绝缘层。
如图3(沿图2中B-B′向的剖视图)所示，电路板1，具有第一表面a1。第一塑封层5、至少一个第一引脚4以及第一电子元器件9均设置在第一表面a1上。
其中，第一引脚4和第一电子元器件9均与电路板1电连接，第一塑封层5覆盖在第一表面a1上。可以理解的是，在电路板1为单面板的情况下，由于电路板1中只有一个表面可以与其他器件电连接，因此，电路板1可以与其他器件电连接的表面即为上述第一表面a1。
第一电子元器件9可以是主动电子元器件(active component)，例如可以为晶体管、可控硅整流器、二极管、阀门等。第一电子元器件9也可以是被动电子元器件(passivecomponent)，例如可以为电阻、电容、电感等。
如图4所示，第一引脚4靠近电路板1的导电表面与电路板1电连接，第一引脚4的远离电路板1的第一导电表面b1，裸露于第一塑封层5之外，用于与外部器件410电连接以实现封装器件420与外部器件410的电连接，例如，第一导电表面b1可以通过焊料430与外部器件410电连接。
此处的外部器件410，例如可以是除封装器件420之外的电子元器件、芯片或者电路结构等。
其中，第一引脚4可以是任意形状。第一引脚4例如可以为圆柱形、四棱柱形等。第一引脚4的材料为导电材料，例如可以是金属，示例的第一引脚4的材料为铜。
基于此，如图5所示，第一塑封层5包括至少一个第一通道51，其中，图5中以第一塑封层5包括多个第一通道51为例进行示意。
如图6(沿图5中O-O′向的剖视图)所示，第一通道51沿第一方向X贯穿第一塑封层5，第一方向X为垂直于第一表面a1的方向。在此情况下，每个第一通道51沿第一方向X的尺寸h1等于第一塑封层5沿第一方向X的尺寸。
应理解，本申请所述的“垂直”也可以不是绝对垂直，第一方向X与第一表面a1垂直，可以是第一方向X与第一表面a1的夹角的范围为[90-θ，90+θ]°，可以包含一定的工程误差，不一定是严格的90°。
第一塑封层5的材料为绝缘材料，例如可以是绿油、聚苯并噁唑(polybenzoxazole，PBO)或者聚酰亚胺(polyimide，PI)等。
如图3所示，一个第一引脚4位于一个第一通道51内，第一通道51露出第一引脚4的远离电路板1的第一导电表面b1。
也就是说，第一通道51用于容纳第一引脚4，但第一通道51不影响第一引脚4通过第一导电表面b1与外部器件410电连接，也不影响第一引脚4通过与第一导电表面b1相对的另一导电表面与电路板1电连接。
为了使第一塑封层5对第一引脚4起到稳固作用，在一些实施例中，如图3所示，第一引脚4的至少一部分与第一通道51的内壁c相连接。
可以理解的是，第一引脚4位于第一通道51内，因此，第一引脚4与第一通道51的内壁c相连接的面可以是第一引脚4的与第一导电表面b1相交的侧表面b3。第一引脚4的第一导电表面b1和与第一导电表面b1相对的表面可以均不与第一通道51的内壁相连接。
其中，第一引脚的侧表面b3可以绕第一导电表面b1的轮廓一周设置。
在此基础上，如图3所示，第一引脚4的侧表面b3中，至少有一部分与第一通道51的内壁c相连接。
此处的相连接，可以是第一通道51的内壁c与第一引脚4间接相连接；也可以是第一通道51的内壁c与第一引脚4直接相连接。
例如，在制备过程中，可以将第一引脚4和第一电子元器件9分别焊接在电路板1的第一表面a1上后，再形成第一塑封层5。
在此情况下，第一塑封层5可以包裹住第一引脚4的侧表面b3，以实现连接。并且，如图3所示，第一塑封层5可以覆盖第一电子元器件9，第一塑封层5也可以露出第一电子元器件9。
本申请实施例提供的封装器件420，一方面，将第一引脚4设置在电路板1的第一表面a1上，且第一表面a1为覆盖有第一塑封层5的表面，第一引脚4位于第一塑封层5围成的区域内，无需单独占用空间。相比于将第一引脚4设置在于第一表面a1相交的侧面，可减小封装器件420沿平行于第一表面a1的方向上的尺寸(长度或宽度)，从而可减小封装器件100的面积。
此外，第一引脚4设置在电路板1的第一表面a1上，可实现封装器件420与外部器件的表贴组装，满足不同的结构需求。
另一方面，第一引脚4的侧表面b3中的至少部分与第一塑封层5相连接，第一塑封层5对第一引脚4起到支撑作用，可提高第一引脚4与电路板1连接的稳定性，避免第一引脚4松动脱落，提高第一引脚4与电路板1的板级可靠性。
再一方面，由于电路板1的第一表面a1比电路板1的与第一表面a1相交的侧面的表面积大，因此，将第一引脚4设置在电路板1的第一表面a1上，相比设置在电路板1的与第一表面a1相交的侧面，工艺精度和工艺难度低，可降低制备成本。
以下，以几个示例对本申请实施例提供的封装器件420的结构进行说明。
示例一
如图3所示，封装器件420包括电路板1、第一引脚4、第一电子元器件9、第一塑封层5。
电路板1具有第一表面a1。
第一塑封层5，覆盖在第一表面a1上；第一塑封层5包括至少一个第一通道51，第一通道51沿第一方向X贯穿第一塑封层5。
第一通道51为通孔，第一通道51位于第一塑封层5的侧面d2围成的区域内。
可以理解的是，此处的第一通道51为通孔是相对于第一塑封层5来说的，也就是说，第一通道51贯穿了第一塑封层5。但对于整个封装器件来讲，第一通道51为一个盲孔，第一通道51并未贯穿电路板1。其中，第一塑封层5的侧面d2既与第一塑封层5的远离电路板1的上表面d1相交，又与第一表面a1相交。
第一引脚4，一个第一引脚4位于一个第一通道5内，且第一引脚4的至少一部分与第一通道51的内壁c相连接；第一引脚4与电路板1电连接。
其中，第一通道51露出第一引脚4的远离电路板1的第一导电表面b1，第一方向X为垂直于第一表面a1的方向。
第一引脚4位于第一通道51内，第一引脚4与第一通道51的连接关系可包括两种情况：
第一种情况，如图3所示，第一通道51仅包裹住第一引脚4的侧表面b3中的一部分，第一引脚4的侧表面b3并未全部与第一通道51的内壁c相连接。
在一些实施例中，如图3所示，第一通道51沿第一方向X的尺寸h1小于第一引脚4沿第一方向X的尺寸(或者称为第一引脚4的厚度)h2。即，沿第一方向X第一引脚4的第一导电表面b1高于第一塑封层5的上表面d1。
在这种情况下，如图4所示，第一引脚4伸出第一通道51，在第一引脚4与外部器件410焊接过程中，第一引脚4的侧表面b3中，未与第一通道51的内壁c相连接的部分可以覆盖焊料430，从而增加第一引脚4靠近外部器件410一侧焊料430的覆盖量。因为第一引脚4通过焊料430与外部器件410电连接，因此，第一引脚4与外部器件410之间的焊料430增加，可提高第一引脚4与外部器件410电连接的稳定性。
第二种情况，第一通道51包裹住第一引脚4的侧表面b3，第一引脚4的侧表面b3全部与第一通道51的内壁c相连接。
在一些实施例中，如图7a所示，第一通道51沿第一方向X的尺寸h1大于第一引脚4沿第一方向X的尺寸h2。即，沿第一方向X，第一引脚4的第一导电表面b1低于第一塑封层5的上表面d1。
在这种情况下，第一通道51并未被第一引脚4填满，在第一引脚4与外部器件410电连接时，可使焊料430填充至第一通道51内，增加第一引脚4与外部器件410之间的焊量，从而提高第一引脚4与外部器件410电连接的稳定性。
在一些实施例中，如图7b所示，第一通道51沿第一方向X的尺寸h1等于第一引脚4沿第一方向X的尺寸h2。即，第一塑封层5的上表面d1与第一引脚4的第一导电表面b1平齐。
关于如图7b所示的封装器件420的制备方法，在一些实施例中，采用研磨工艺加工第一塑封层5。
例如，在电路板1的第一表面a1上形成塑封薄膜，塑封薄膜包裹各个第一引脚4。
此处，塑封薄膜包裹各个引脚的第一导电表面b1以及侧表面b3。
对塑封薄膜进行研磨，露出第一导电表面b1，形成如图7b所示的封装器件420。
在另一些实施例中，可以采用带膜塑封(tape molding)工艺形成第一塑封层5。
例如，在制备过程中，先在第一引脚4的第一导电表面b1贴附阻挡薄膜，其中，阻挡薄膜与每一第一引脚4的第一导电表面b1贴合。
阻挡薄膜与每一第一引脚4的第一导电表面b1贴合，可保证在后续制备过程中撕除阻挡薄膜后，每一个第一引脚4的第一导电表面b1均可暴露出来，以保证完成电连接。
在电路板1与阻挡薄膜之间填充塑封材料，塑封材料包裹各个第一引脚4的侧表面b3，形成第一塑封层5。
去除阻挡膜层，露出第一导电表面b1。
关于第一塑封层5和第一电子元器件9的尺寸关系，为了使第一塑封层5能够对第一电子元器件9起到保护和稳固作用，在一些实施例中，如图3所示，第一电子元器件9远离电路板1的上表面e被第一塑封层5覆盖。
也就是说，第一电子元器件9沿第一方向X上的尺寸(或者称为第一电子元器件9的厚度)h3小于第一塑封层5沿第一方向X上的尺寸(或者称为第一塑封层5的厚度)h4。其中，第一塑封层5沿第一方向X上的尺寸h4等于第一通道51沿第一方向X上的尺寸h1。
相当于，第一塑封层5靠近电路板1的表面上设置有凹槽，凹槽用于容纳第一电子元器件9。
考虑到第一电子元器件9沿第一方向X上的尺寸h3太大时，导致第一塑封层5沿第一方向X上的尺寸h4也会较大，从而导致封装器件420沿第一方向X上的尺寸较大，不利于封装器件420的轻薄化。
在一些实施例中，如图3所示，第一电子元器件9远离电路板1的上表面e与第一塑封层5的远离电路板1的上表面d1平齐。
也就是说，第一电子元器件9沿第一方向X上的尺寸h3等于第一塑封层5沿第一方向X上的尺寸h4。
可以理解的是，如图3所示，第一电子元器件9的上表面e与第一塑封层5的上表面d1平齐，那么第一塑封层5可以露出第一电子元器件9的上表面e。基于此，第一电子元器件9与第一引脚4类似，也独立设置在第一塑封层5上的与第一通道51类似的一个通道内。
为了提高第一通道51对第一电子元器件9的稳固作用，在一些实施例中，如图3所示，第一电子元器件9与第一通道51的内壁相连接。
由于第一电子元器件9也是自带有封装层的，因此，即使第一塑封层5露出第一电子元器件9的上表面e，也不会影响第一电子元器件9的性能。
需要说明的是，如图3所示，在封装器件420包括多个沿第一方向X上尺寸不相等的第一电子元器件9的情况下，第一塑封层5可以露出多个第一电子元器件9中沿第一方向X上的尺寸最大的第一电子元器件9的上表面e，其余第一电子元器件9的上表面e均被第一塑封层5覆盖。
本示例中，第一引脚4的侧表面b3全部与第一通道51的内壁c相连接，第一塑封层5向第一引脚4提供支撑力，避免第一引脚4晃动，可提高第一引脚4与电路板1连接的稳定性。
示例二
如图8a和图8b(沿图8a中D-D′向的剖视图)所示，示例二与示例一的不同之处在于：用于放置第一引脚4的第一通道51包括连通的第一子通道511和第二子通道512，第二子通道512相对第一子通道511靠近电路板1设置。
如图9a所示，第一引脚4和第一电子元器件9分别独立设置在一个第一通道51内。
如图9b(沿图9a中E-E′向的剖视图)所示，第一引脚4朝向第一子通道511的内壁c1的表面与第一子通道511的内壁c1之间具有间隙z。
在一些实施方式中，可以在示例一的第一塑封层5的基础上，通过激光开槽的方式，形成上述间隙z。
其中，间隙z沿第一方向X上的尺寸可以小于第一通道51沿第一方向X上的尺寸h1。
如图9b所示，第一引脚4朝向第二子通道512的内壁c2的表面与第二子通道512的内壁c2相连接。
也就是说，第一子通道511为通孔，第二子通道512也为通孔，且第二子通道512的孔径小于第一子通道511的孔径。
这样一来，如图9c所示，第二子通道512的内壁c2可以对第一引脚4与电路板1的连接起到稳固作用，第一子通道511的内壁c1与第一引脚4之间的间隙z可以使第一引脚4朝向内壁c1的表面用来覆盖焊料430，可增加第一引脚4上的焊料430量，提高第一引脚4与外部器件410电连接的稳定性。
在一些实施例中，如图10所示，间隙z并非围绕第一引脚4一圈设置，而只是在第一引脚4的周边的部分位置处有间隙z。
本示例中，通过在第一引脚4朝向第一子通道511的内壁c1的表面与第一子通道511的内壁c1之间形成间隙z，可以使第一引脚4朝向内壁c1的表面用来覆盖焊料430，可增加第一引脚4上的焊料430量，提高第一引脚4与外部器件410电连接的稳定性。
示例三
如图11a所示，示例三与示例一和示例二的不同在于：第一通道51为通槽，第一通道51为位于第一塑封层5的侧面d2。
在这种情况下，通槽的槽壁c作为第一塑封层5的一部分侧面d2。
第一塑封层5的侧面d2既与第一表面a1相交，又与第一塑封层5的远离电路板1的上表面d1相交。
在一些实施例中，如图11a所示，沿第一方向X，通槽的横截面积不变。如图11b(沿图11a中Y向的视图)所示，沿第一方向X，通槽的槽壁的投影为两条平行线。
在一些实施例中，如图12a所示，用于放置第一引脚4的第一通道51包括连通的第一子通道511和第二子通道512，第二子通道512相对第一子通道511靠近电路板1设置。第一子通道511的横截面积大于第二子通道512的横截面积。
如图12b(沿图12a中Y向的视图)所示，沿第一方向X，通槽的槽壁的投影呈阶梯状。第一子通道511为通槽，第二子通道512也为通槽，结构为通槽的第一通道51为阶梯槽。
第一通道51与第一引脚4的位置关系，可以参考示例一和示例二的相关描述。
结构为通槽的第一通道51的形成，例如可以在形成图8a所示的结构后，对第一塑封层5的侧面d2进行研磨，形成通槽。
基于本示例提供的第一通道51的结构，如图13a所示，由于第一通道51为通槽，具有开口，因此，将第一引脚4放置在第一通道51内后，通槽的开口会露出第一引脚4的侧表面b3中的部分，这部分侧表面称为第二导电表面b2，第二导电表面b2与电路板1的与第一表面a1相交的侧面a2平齐。
如图13b(沿图13a中Y向的视角来看)所示，将本示例中的封装器件420与外部器件410电连接时，焊料430可以覆盖到第一引脚4的第二导电表面b2上，可增加第一引脚4上的焊料430量，提高第一引脚4与外部器件410电连接的稳定性。
示例四
如图14(沿图13a中Y向的视角来看)所示，示例四与示例三的不同之处在于：第二导电表面b2包括第一子导电面b2-1和第二子导电面b2-2，第二子导电面b2-2相对第一子导电面b2-1靠近电路板1设置。
封装器件420还包括覆盖第二子导电面b2-2的阻焊层6。
阻焊层6的特点是具有不可焊性，焊液在阻焊层6上较难流动。这样一来，在焊接时，阻焊层6可阻止焊液沿着第一引脚4的第二导电表面b2向电路板1所在侧流动。
阻焊层6的材料，可以是绝缘材料，或者是对第一引脚4进行表面处理后，生成的氧化材料，此时氧化物薄膜作为此处的阻焊层6。
由于在焊接过程中，焊料会沿着第一引脚4的第二导电表面b2向电路板1所在侧流动，容易导致第一引脚4的第一导电表面b1上的焊量减少，甚至没有，从而影响第一引脚4与外部器件连接的稳定性。
因此，通过在第一引脚4的第二子导电面b2-2上设置阻焊层6，可以阻止焊料430过多的流动到第二导电表面b2，从而可以保证第一引脚4的第一导电表面b1上焊料量。以确保第一引脚4与外部器件410相连接的焊料足量，确保第一引脚4与外部器件410连接的稳定性。
在此基础上，为了避免第一子导电面b2-1氧化，在一些实施例中，如图15所示，封装器件420还包括覆盖第一子导电面b2-1的第一导电保护层7。此处的第一导电保护层7用于防止第一子导电面b2-1氧化，以保证第一子导电面b2-1的导电性能。
在一些实施例中，第一导电保护层7例如可以通过沾锡液的方式形成。
在此情况下，如图15所示，第一导电保护层7为一层锡金属层。
为了提高第一导电保护层7的精度，避免其他部分沾上导电材料。在一些实施例中，第一导电保护层7也可以通过化学镀工艺形成。
示例的，可以先镀一层镍膜层，再镀一层金膜层。
在此情况下，如图16所示，第一导电保护层7包括层叠设置的镍膜层71和金膜层72，镍膜层71相对金膜层72靠近第一引脚4的第二导电面b2设置。
通过在第一子导电面b2-1上设置第一导电保护层7，可避免出现因第一子导电面b2-1氧化变为绝缘材料，而影响第一引脚4的导电性能的问题。
示例五
示例五与示例一至示例四的不同之处在于：如图17所示，在示例一至示例四结构的基础上，封装器件420还包括覆盖第一导电表面b1的第二导电保护层8。此处的第二导电保护层8用于防止第一导电表面b1氧化，以保证第一导电表面b1的导电性能。
其中，第二导电保护层8的材料和制备工艺可以与第一导电保护层7的材料和制备工艺相同。
通过在第一导电表面b1上设置第二导电保护层8，可避免出现因第一导电表面b1氧化变为绝缘材料，而影响第一引脚4的导电性能，从而影响封装器件420与外部器件410电连接的问题。
示例六
示例六与示例一至示例五的不同在于：
如图18所示，电路板1还包括与第一表面a1相对设置的第二表面a3。
封装器件420还包括覆盖在第二表面a3上的第二塑封层10。
在一些实施例中，第一塑封层5的厚度(或者称为第一塑封层5沿第一方向X的尺寸)h6和第二塑封层10的厚度(或者称为第二塑封层10沿第一方向X的尺寸)h5相等。
其中，第二塑封层10的材料可以和第一塑封层5的材料相同。
由于在高温环境下，第一塑封层5和第二塑封层10均会受热发生形变，向电路板1施加牵引力。因此，通过将第一塑封层5沿第一方向X的尺寸h6和第二塑封层10沿第一方向X的尺寸h5设置为相同，可减小第一塑封层5和第二塑封层10向电路板1施加的牵引力的差异，避免电路板1变形，从而保证电路板1与第一引脚4和第一电子元器件9电连接的稳定性，保证封装器件420的可靠性。
在一些实施例中，如图19所示，第二塑封层10还包括第二通道101，第二通道101沿第一方向X贯穿第二塑封层10。
其中，第二通道101的结构、设置位置以及功能可以参考上述关于第一通道51的描述，此处不再赘述。
封装器件420还包括至少一个第二引脚11，第二引脚11与电路板1电连接。
一个第二引脚11位于一个第二通道101内，第二通道101露出第二引脚11的远离电路板1的第三导电表面f1，且第二引脚11的至少一部分与第二通道101的内壁相连接。
关于第二引脚11的结构，以及第二引脚11与第二通道101的结构关系，可以参考示例一到示例三中关于第一引脚4和第一通道51的结构关系的描述。
在一些实施例中，如图19所示，封装器件420还包括第二电子元器件12，第二电子元器件12设置在电路板1的第二表面a2上，且电路板1电连接。
例如，可以在将第二引脚11与电路板1焊接时，同时将第二电子元器件12与电路板1焊接。
第二电子元器件12与第二塑封层10的结构关系可以参考上述关于第一电子元器件9与第一塑封层5的结构关系的描述。
也就是说，电路板1的第一表面a1和第二表面a3上均可以设置引脚和电子元器件，且引脚和电子元器件在第一表面a1和第二表面a3上的设置方式可以相同。
多个第一通道51和多个第二通道101的结构可以不完全相同。
以上，可以理解的是，在同一封装器件420中，可以同时包括上述几个示例所示的方案，上述示例中示意的特征的任意组合仍属于本申请实施例保护的范围。
本申请实施例还提供一种封装器件的制备方法，如图20所示，封装器件的制备方法，包括：
S10、如图21所示，在电路板母板13的第一表面的每个器件区131内，焊接至少一个第一引脚4，第一引脚4与电路板母板13电连接。
其中，电路板母板13上设置有横纵交叉的多个切割道132，多个切割道132交叉界定出至少一个器件区131，一个器件区131对应一个封装器件420。电路板母板13位于每个器件区131的部分作为一个封装器件420中的电路板1，位于器件区131的第一引脚4作为一个封装器件420的第一引脚4。
在一些实施例中，封装器件还包括第一电子元器件9，在电路板母板13的第一表面的每个器件区131内，焊接至少一个第一电子元器件9。
在一些实施例中，电路板母板13的与第一表面相对的第二表面设置有第二引脚11和第二电子元器件12。
在第一表面焊接完成后，电路板母板13的第二表面的每个器件区131内，焊接至少一个第二引脚11和至少一个第二电子元器件12。
此处，焊接的方式例如可以是回流焊接或者是激光焊接。
S20、如图22所示，在第一表面上形成第一塑封层5。
其中，如图23所示，第一塑封层5在与第一引脚4对应的位置处形成有第一通道51，第一通道51沿第一方向X贯穿第一塑封层5，第一通道51露出第一引脚4的远离电路母板的第一导电表面b1，且第一引脚4的至少一部分与第一通道51的内壁c相连接。
在一些实施例中，采用研磨工艺加工第一塑封层5。
示例的，S20包括：
如图24所示，在电路板母板13的第一表面形成塑封薄膜52，塑封薄膜52包裹各个第一引脚4。
此处，塑封薄膜52包裹各个引脚的第一导电表面b1以及与第一导电表面b1相交的表面。
对塑封薄膜52进行研磨，如图23所示，露出第一导电表面b1。
在另一些实施例中，采用带膜塑封(tape molding)工艺形成第一塑封层5。
示例的，S20包括：
如图25所示，在第一引脚4的第一导电表面b1贴附阻挡薄膜53；其中，阻挡薄膜53与每一第一引脚4的第一导电表面b1均贴合。
阻挡薄膜53与每一第一引脚4的第一导电表面b1均贴合，这样一来，可保证在撕除阻挡薄膜53后，每一个第一引脚4的第一导电表面b1均可暴露出来，以保证完成电连接。
如图26所示，在电路板母板13与阻挡薄膜之间填充塑封材料，塑封材料包裹各个第一引脚4的与第一导电表面b1相交的表面，形成塑封薄膜52。
去除阻挡膜层53，如图23所示，露出第一导电表面b1。
基于上述，在一些实施例中，露出第一导电表面b1后，S20还包括：
如图27所示，在塑封薄膜52与第一引脚4之间开槽，形成与第一引脚4之间具有间隙的第一子通道511和与第一引脚4相连接的第二子通道512。
其中，第二子通道512与第一子通道511连通，且第二子通道512相对第一子通道511靠近电路板母板13设置。
例如，可以通过激光去除引脚4周围的塑封材料，在第一引脚4与第一通道51之间槽。第一通道51与第一引脚4之间具有槽的部分作为第一子通道511，第一通道51与第一引脚4相连接的部分作为第二子通道512。
封装器件的制备方法还包括：形成第二塑封层10。
可以理解的是，在电路板母板13的第二表面不设置第二引脚11和第二电子元器件12的情况下，如图18所示，第二塑封层10为一层完整的膜层。
在电路板母板13的第二表面设置第二引脚11和第二电子元器件12的情况下，如图19所示，第二塑封层10包括第二通道101，用于放置第二引脚11和部分第二电子元器件12。
在多个切割道交132叉界定出一个器件区131的情况下，封装器件420制备完毕。在多个切割道交132叉界定出多个器件区131的情况下，封装器件420的制备方法还包括：
S30、沿切割道132，对形成有第一塑封层5的电路板母板13进行切割，形成如图28所示的封装器件420。
如图29所示，在一些实施例中，封装器件的制备方法还包括：
S40、对切割面(图28中的W面)进行研磨，露出距切割面最近的第一引脚4的与第一导电表面b1相交的表面，形成如图2所示的封装器件420。
可以理解的是，研磨后露出的是第一引脚4的与第一导电表面b1相交的表面中的一部分。例如，第一引脚4为四棱柱时，研磨后露出的是第一引脚4的与第一导电表面b1相交的表面中最靠近切割面的一个表面。
研磨后露出的表面作为第一引脚4的第二导电表面b2，第二导电表面b2与最终形成的封装器件的与第一表面a1相交的侧面平齐。
其中，可以是仅对一个切割面进行研磨，也可以是对多个切割面进行研磨。此处的切割面为沿切割道132切割后形成的封装器件的与第一表面a1相交的侧面。
本申请实施例提供的封装器件的制备方法，除了具有与上述封装器件相同的有益效果外，还具有以下特点：
现有技术中是采用将电路板1封装好后再焊接第一引脚4，而在焊接过程中会有较高的热量，从而对塑封层3产生热冲击，导致塑封层3和电路板1分离，或者导致电子元器件2与电路板1之间的焊点重熔后短路，影响封装器件的性能。而本申请提供的封装器件的制备方法，是在形成第一塑封层5之前，将第一引脚4和第一电子元器件9焊接的电路板1上，因此，不会对第一塑封层5产生热冲击，也不会出现第一电子元器件9与电路板1之间的焊点重容的情况，可保证封装器件的质量。
此外，本申请中第一电子元器件9和第一引脚4可以在同一生产阶段焊接在电路板1上，而无需焊接完第一电子元器件9后，进入其他工序，随后再焊接第一引脚4，可缩短封装器件的生产工艺流程。
本申请实施例还提供一种电子设备，电子设备包括上述任一种封装器件420。本申请实施例涉及的电子设备例如可以是：平板电脑、手机、电子阅读器、遥控器、个人计算机(personal computer，PC)、笔记本电脑、个人数字助理(personal digital assistant，PDA)、车载设备、网络电视、可穿戴设备、电视机、基站、中继、无线网络中的网络设备等显示设备或通信设备。本申请实施例对上述电子设备的具体形式不做特殊限制，以下为了方便说明，是以电子设备为无线通信设备，例如手机或者基站为例进行的说明。
在一种示例中，电子设备为手机，在这种情况下，上述封装器件420例如可以是电源模块，上述外部器件410例如可以是主板，主板例如可以是通过印刷电路板(printedcircuit board，PCB)形式实现。
在另一种示例中，电子设备为基站，在这种情况下，上述封装器件420例如可以是电源模块或者射频模块，上述外部器件410例如可以是通过PCB形式实现。以上，仅为本申请的具体实施方式，但申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种封装器件，其特征在于，包括：
电路板，具有第一表面；
第一塑封层，覆盖在所述第一表面上，所述第一塑封层包括至少一个第一通道，所述第一通道沿第一方向贯穿所述第一塑封层，所述第一方向为垂直于所述第一表面的方向；
至少一个第一引脚，所述第一引脚与所述电路板电连接，一个所述第一引脚位于一个所述第一通道内，且所述第一引脚的至少一部分与所述第一通道的内壁相连接，所述第一通道露出所述第一引脚的远离所述电路板的第一导电表面，所述第一引脚通过所述第一导电表面与外部器件进行电连接。
2.根据权利要求1所述的封装器件，其特征在于，所述第一通道包括连通的第一子通道和第二子通道，所述第二子通道相对所述第一子通道靠近所述电路板设置；
所述第一引脚朝向所述第一子通道的内壁的表面与所述第一子通道的内壁之间具有间隙；
所述第一引脚朝向所述第二子通道的内壁的表面与所述第二子通道的内壁相连接。
3.根据权利要求1或2所述的封装器件，其特征在于，所述第一通道为通孔，所述第一通道位于所述第一塑封层的侧面围成的区域内，所述第一塑封层的侧面与所述第一表面相交。
4.根据权利要求1或2所述的封装器件，其特征在于，所述第一通道为设置于所述第一塑封层的侧面的通槽，所述第一塑封层的侧面与所述第一表面相交。
5.根据权利要求4所述的封装器件，其特征在于，所述第一引脚具有与所述电路板的与所述第一表面相交的侧面平齐的第二导电表面，所述第二导电表面包括第一子导电面和第二子导电面，所述第二子导电面相对所述第一子导电面靠近所述电路板设置；
所述封装器件还包括覆盖所述第二子导电面的阻焊层。
6.根据权利要求5所述的封装器件，其特征在于，所述封装器件还包括覆盖所述第一子导电面的第一导电保护层。
7.根据权利要求1-6任一项所述的封装器件，其特征在于，所述封装器件还包括覆盖所述第一导电表面的第二导电保护层。
8.根据权利要求1-7任一项所述的封装器件，其特征在于，所述第一导电表面与所述第一塑封层远离所述电路板的上表面平齐。
9.根据权利要求1-8任一项所述的封装器件，其特征在于，所述封装器件还包括第一电子元器件；
所述第一电子元器件设置在所述第一表面上，且所述电路板电连接；
所述第一电子元器件远离所述电路板的上表面与所述第一塑封层的远离所述电路板的上表面平齐，或者所述第一电子元器件远离所述电路板的上表面被所述第一塑封层覆盖。
10.根据权利要求1-9任一项所述的封装器件，其特征在于，所述电路板还具有与所述第一表面相对设置的第二表面；
所述封装器件还包括覆盖在所述第二表面上的第二塑封层；
所述第一塑封层的厚度和所述第二塑封层的厚度相等。
11.一种封装器件的制备方法，其特征在于，包括：
在电路板母板的第一表面的每个器件区内，焊接至少一个第一引脚，所述第一引脚与所述电路板母板电连接，其中，所述电路板母板上设置有横纵交叉的多个切割道，多个所述切割道交叉界定出多个所述器件区；
在所述第一表面上形成第一塑封层，其中，所述第一塑封层在与所述第一引脚对应的位置处形成有第一通道，所述第一通道沿第一方向贯穿所述第一塑封层，所述第一方向为垂直于所述第一表面的方向，所述第一通道露出所述第一引脚的远离所述电路板母板的第一导电表面，所述第一引脚通过所述第一导电表面与外部器件进行电连接，且所述第一引脚的至少一部分与所述第一通道的内壁相连接；
沿所述切割道，对形成有所述第一塑封层的所述电路板母板进行切割，形成所述封装器件。
12.根据权利要求11所述的封装器件的制备方法，其特征在于，在所述第一表面上形成第一塑封层，包括：
在所述电路板母板的第一表面形成塑封薄膜，所述塑封薄膜包裹各个所述第一引脚；
对所述塑封薄膜进行研磨，露出所述第一导电表面，形成所述第一塑封层。
13.根据权利要求11所述的封装器件的制备方法，其特征在于，在所述第一表面上形成第一塑封层，包括：
在所述第一引脚的所述第一导电表面贴附阻挡薄膜，其中，所述阻挡薄膜与每一所述第一引脚的所述第一导电表面均贴合；
在所述电路板母板与所述阻挡薄膜之间填充塑封材料，所述塑封材料包裹各个所述第一引脚的与所述第一导电表面相交的表面，形成塑封薄膜；
去除所述阻挡膜层，露出所述第一导电表面，形成所述第一塑封层。
14.根据权利要求12或13所述的封装器件的制备方法，其特征在于，在露出所述第一导电表面后，在所述第一表面上形成第一塑封层，还包括：
在所述塑封薄膜与所述第一引脚之间开槽，形成与所述第一引脚之间具有间隙的第一子通道和与所述第一引脚相连接的第二子通道，其中，所述第二子通道与所述第一子通道连通，且相对所述第一子通道靠近所述电路板母板设置。
15.根据权利要求11-14任一项所述的封装器件的制备方法，其特征在于，对形成有所述第一塑封层的所述电路板母板进行切割后，所述封装器件的制备方法，还包括：
对切割面进行研磨，露出距所述切割面最近的所述第一引脚的与所述第一导电表面相交的表面。
16.一种电子设备，其特征在于，包括权利要求1-10任一项所述的封装器件。
CN201910696888.XA 2019-07-30 2019-07-30 封装器件及其制备方法、电子设备 Active CN112309998B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN201910696888.XA CN112309998B (zh) 2019-07-30 2019-07-30 封装器件及其制备方法、电子设备
JP2022506069A JP7430777B2 (ja) 2019-07-30 2020-07-28 パッケージデバイス及びその製造方法、並びに電子デバイス
EP20848270.3A EP4006967A4 (en) 2019-07-30 2020-07-28 PACKAGING DEVICE AND METHOD OF MAKING THEREOF, AND ELECTRONIC DEVICE
KR1020227006500A KR102607513B1 (ko) 2019-07-30 2020-07-28 패키징 디바이스 및 그 제조 방법, 및 전자 디바이스
PCT/CN2020/105303 WO2021018156A1 (zh) 2019-07-30 2020-07-28 封装器件及其制备方法、电子设备
US17/587,790 US20220148950A1 (en) 2019-07-30 2022-01-28 Packaging device and manufacturing method therefor, and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910696888.XA CN112309998B (zh) 2019-07-30 2019-07-30 封装器件及其制备方法、电子设备

Publications (2)

Publication Number Publication Date
CN112309998A true CN112309998A (zh) 2021-02-02
CN112309998B CN112309998B (zh) 2023-05-16

Family

ID=74229543

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910696888.XA Active CN112309998B (zh) 2019-07-30 2019-07-30 封装器件及其制备方法、电子设备

Country Status (6)

Country Link
US (1) US20220148950A1 (zh)
EP (1) EP4006967A4 (zh)
JP (1) JP7430777B2 (zh)
KR (1) KR102607513B1 (zh)
CN (1) CN112309998B (zh)
WO (1) WO2021018156A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113056098A (zh) * 2021-02-10 2021-06-29 华为技术有限公司 电子元件封装体、电子元件组装结构及电子设备

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1189690A (zh) * 1997-01-20 1998-08-05 冲电气工业株式会社 树脂密封型半导体器件
CN201601125U (zh) * 2009-12-31 2010-10-06 能极电源(深圳)有限公司 厚膜集成电路封装件
US20120015481A1 (en) * 2010-07-15 2012-01-19 Woo-Jae Kim Method of manufacturing stack type semiconductor package
US20130241053A1 (en) * 2012-03-16 2013-09-19 KyungHoon Lee Integrated circuit packaging system with conductive pillars and molded cavities and method of manufacture thereof
CN103400772A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先封后蚀芯片正装三维***级金属线路板结构及工艺方法
US20140061903A1 (en) * 2012-08-28 2014-03-06 Zhen Ding Technology Co., Ltd. Package on package structrue and method for manufacturing same
CN104332457A (zh) * 2014-09-05 2015-02-04 华进半导体封装先导技术研发中心有限公司 高密度IO互连PoP堆叠封装结构及其制造工艺
US20150145123A1 (en) * 2013-11-25 2015-05-28 Samsung Electro-Mechanics Co., Ltd. Power semiconductor module and method of manufacturing the same
CN105789062A (zh) * 2014-09-05 2016-07-20 台湾积体电路制造股份有限公司 封装件结构及其形成方法
CN106601623A (zh) * 2015-10-19 2017-04-26 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107546217A (zh) * 2016-06-23 2018-01-05 力成科技股份有限公司 柱顶互连的封装堆栈方法与构造
CN108878297A (zh) * 2018-07-20 2018-11-23 合肥矽迈微电子科技有限公司 芯片封装结构及其制备方法
CN109257888A (zh) * 2018-08-22 2019-01-22 维沃移动通信有限公司 一种电路板双面封装方法、结构及移动终端

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3446825B2 (ja) * 1999-04-06 2003-09-16 沖電気工業株式会社 半導体装置およびその製造方法
CN2904298Y (zh) * 2006-02-27 2007-05-23 威盛电子股份有限公司 芯片封装体
JP5250502B2 (ja) * 2009-08-04 2013-07-31 新光電気工業株式会社 半導体装置及びその製造方法
US9263406B2 (en) * 2009-11-10 2016-02-16 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5699891B2 (ja) * 2011-10-05 2015-04-15 富士通株式会社 電子装置とその製造方法
KR101958831B1 (ko) * 2012-06-08 2019-07-02 삼성전자주식회사 양면 접착성 테이프, 반도체 패키지 및 그 제조 방법
EP3080841A4 (en) * 2013-12-09 2017-08-23 Intel Corporation Antenna on ceramics for a packaged die
KR102458034B1 (ko) * 2015-10-16 2022-10-25 삼성전자주식회사 반도체 패키지, 반도체 패키지의 제조방법, 및 반도체 모듈
TWI597811B (zh) * 2015-10-19 2017-09-01 碁鼎科技秦皇島有限公司 晶片封裝方法及晶片封裝結構
WO2018168709A1 (ja) * 2017-03-14 2018-09-20 株式会社村田製作所 回路モジュールおよびその製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1189690A (zh) * 1997-01-20 1998-08-05 冲电气工业株式会社 树脂密封型半导体器件
CN201601125U (zh) * 2009-12-31 2010-10-06 能极电源(深圳)有限公司 厚膜集成电路封装件
US20120015481A1 (en) * 2010-07-15 2012-01-19 Woo-Jae Kim Method of manufacturing stack type semiconductor package
US20130241053A1 (en) * 2012-03-16 2013-09-19 KyungHoon Lee Integrated circuit packaging system with conductive pillars and molded cavities and method of manufacture thereof
US20140061903A1 (en) * 2012-08-28 2014-03-06 Zhen Ding Technology Co., Ltd. Package on package structrue and method for manufacturing same
CN103400772A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先封后蚀芯片正装三维***级金属线路板结构及工艺方法
US20150145123A1 (en) * 2013-11-25 2015-05-28 Samsung Electro-Mechanics Co., Ltd. Power semiconductor module and method of manufacturing the same
CN104332457A (zh) * 2014-09-05 2015-02-04 华进半导体封装先导技术研发中心有限公司 高密度IO互连PoP堆叠封装结构及其制造工艺
CN105789062A (zh) * 2014-09-05 2016-07-20 台湾积体电路制造股份有限公司 封装件结构及其形成方法
CN106601623A (zh) * 2015-10-19 2017-04-26 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107546217A (zh) * 2016-06-23 2018-01-05 力成科技股份有限公司 柱顶互连的封装堆栈方法与构造
CN108878297A (zh) * 2018-07-20 2018-11-23 合肥矽迈微电子科技有限公司 芯片封装结构及其制备方法
CN109257888A (zh) * 2018-08-22 2019-01-22 维沃移动通信有限公司 一种电路板双面封装方法、结构及移动终端

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113056098A (zh) * 2021-02-10 2021-06-29 华为技术有限公司 电子元件封装体、电子元件组装结构及电子设备
WO2022170788A1 (zh) * 2021-02-10 2022-08-18 华为数字能源技术有限公司 电子元件封装体、电子元件组装结构及电子设备

Also Published As

Publication number Publication date
US20220148950A1 (en) 2022-05-12
KR20220042175A (ko) 2022-04-04
CN112309998B (zh) 2023-05-16
WO2021018156A1 (zh) 2021-02-04
EP4006967A1 (en) 2022-06-01
KR102607513B1 (ko) 2023-11-30
JP2022542308A (ja) 2022-09-30
JP7430777B2 (ja) 2024-02-13
EP4006967A4 (en) 2022-12-28

Similar Documents

Publication Publication Date Title
US10257942B1 (en) Stackable variable height via package and method
JP6408540B2 (ja) 無線モジュール及び無線モジュールの製造方法
US20050040510A1 (en) Interconnect substrate, semiconductor device, methods of fabricating, inspecting, and mounting the semiconductor device, circuit board, and electronic instrument
CN103165563B (zh) 半导体封装件及其制法
JP2011040602A (ja) 電子装置およびその製造方法
KR20090055316A (ko) 반도체 패키지와, 이를 구비하는 전자 기기 및 반도체패키지의 제조방법
TWI581396B (zh) 立體堆疊式封裝結構及其製作方法
US20040113271A1 (en) Tape carrier package having stacked semiconductor elements, and short and long leads
KR20100069589A (ko) 반도체 디바이스
KR20050023930A (ko) 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
KR20140139332A (ko) 반도체 패키지 및 그 제조 방법
EP2389049B1 (en) Multilayer printed circuit board using flexible interconnect structure, and method of making same
CN110858570B (zh) 半导体封装件和包括该半导体封装件的天线模块
US9629249B2 (en) Component-embedded substrate and communication module
JP7430777B2 (ja) パッケージデバイス及びその製造方法、並びに電子デバイス
KR100356323B1 (ko) 반도체 장치용 기판, 반도체 칩 탑재 기판, 반도체 장치및 그 제조방법, 회로 기판 및 전자기기
JP2018201248A (ja) 無線モジュール
JP3850967B2 (ja) 半導体パッケージ用基板及びその製造方法
JP3695458B2 (ja) 半導体装置、回路基板並びに電子機器
TWI663663B (zh) 電子封裝構件及其製作方法
CN204518238U (zh) 部件内置基板以及通信终端装置
US20210021038A1 (en) Communication module, electronic device, and communication module manufacturing method
US9275940B2 (en) Semiconductor device and manufacturing method thereof
EP2061289A1 (en) Interconnection of embedded passive components and substrates
WO2013153717A1 (ja) 電子機器及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant