CN112289366B - 存储器存储装置及数据存取方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 230000005055 memory storage Effects 0.000 title claims abstract description 28
- 238000012937 correction Methods 0.000 claims abstract description 79
- 208000011580 syndromic disease Diseases 0.000 claims description 25
- 238000010200 validation analysis Methods 0.000 claims description 11
- 208000024891 symptom Diseases 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000012795 verification Methods 0.000 description 3
- DILRJUIACXKSQE-UHFFFAOYSA-N n',n'-dimethylethane-1,2-diamine Chemical compound CN(C)CCN DILRJUIACXKSQE-UHFFFAOYSA-N 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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Abstract
本发明提供一种存储器存储装置，包括存储器阵列以及控制器电路。存储器阵列用以存储第一错误校正码及第一数据。控制器电路耦接至存储器阵列。控制器电路用以从存储器阵列读取第一数据，并且判断第一数据的错误比特是否为一或多个数据遮罩比特其中之一，以决定是否更新存储在存储器阵列中的第一错误校正码。控制器电路包括选择器元件。选择器元件耦接至存储器阵列。选择器元件从存储器阵列接收第一数据。第一数据没有经过错误校正程序。另外，一种数据存取方法亦被提出。
Description
技术领域
本发明涉及一种存储器存储装置及数据存取方法。
背景技术
当动态随机存取存储器(Dynamic Random Access Memory，DRAM)在进行错误校正时，控制器电路会将原本读出的数据编码以产生错误校正码。在现有技术中，当动态随机存取存储器作写入遮罩(write mask)时，控制器电路必须将存储器晶胞(cell)的数据先读出，再进行数据校正，然后与下一笔要写入的数据得到新的错误校正码。这个流程需要将原本从晶胞读出的数据进行校正，所以控制器电路需要具备错误校正电路。错误校正电路一般占据较大的芯片面积，且控制器电路必须进行错误校正程序，会花费较多的存取时间。
发明内容
本发明提供一种存储器存储装置及数据存取方法，其数据存取流程简单，且存取速度较快。
本发明的存储器存储装置包括存储器阵列以及控制器电路。存储器阵列用以存储第一错误校正码及第一数据。控制器电路耦接至存储器阵列。控制器电路用以从存储器阵列读取第一数据，并且判断第一数据的错误比特是否为一或多个数据遮罩比特其中之一，以决定是否更新存储在存储器阵列中的第一错误校正码。控制器电路包括选择器元件。选择器元件耦接至存储器阵列。选择器元件从存储器阵列接收第一数据。第一数据没有经过错误校正程序。
在本发明的一实施例中，上述的控制器电路还包括错误校正码更新器。错误校正码更新器耦接至存储器阵列。错误校正码更新器用以依据征状比特及第二错误校正码来产生第三错误校正码，以更新第一错误校正码。比特确认电路耦接至错误校正码更新器。比特确认电路用以依据数据遮罩信号及征状比特来判断第一数据的错误比特是否为所述一或多个数据遮罩比特其中之一。若第一数据的错误比特为所述一或多个数据遮罩比特其中之一，比特确认电路输出致能信号以致能错误校正码更新器执行更新第一错误校正码操作。
本发明的数据存取方法，用于存储器存储装置。存储器存储装置包括存储器阵列。所述数据存取方法包括：依据数据遮罩信号来选择第一数据或第二数据作为写入数据，其中第一数据是从存储器阵列读取，且第一数据没有经过错误校正程序；依据数据遮罩信号及征状比特来判断第一数据的错误比特是否为一或多个数据遮罩比特其中之一；以及若第一数据的错误比特为所述一或多个数据遮罩比特其中之一，执行更新存储在存储器阵列中的错误校正码的操作。
基于上述，在本发明的实施例中，输入至选择器元件的第一数据没有经过错误校正程序，因此数据存取方法流程简单，且存取速度较快。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1示出本发明一实施例的存储器存储装置的概要示意图；
图2示出图1实施例的存储器存储装置的内部示意图；
图3示出本发明另一实施例的存储器存储装置的内部示意图；
图4示出本发明一实施例的错误校正码更新器的电路示意图；
图5示出本发明一实施例的比特确认电路的电路示意图；
图6示出本发明一实施例的数据存取方法的概要流程图。
附图标号说明：
100：存储器存储装置
110：存储器阵列
112：第一晶胞阵列
114：第二晶胞阵列
120：控制器电路
130：感测放大器电路
210：征状比特产生器
220：错误校正码更新器
222：及门
224：互斥或门
230：比特确认电路
240：选择器元件
250：错误校正码编码器
260：错误校正电路
510：逻辑电路
512：反相器电路
514、516：及门
518、520：或门
DLW<0:127>：第二数据
DLR<0:127>：第一数据
DM<0:15>：数据遮罩信号
DM0、DM8：数据遮罩信号的比特
DMEN0～DMEN7：逻辑电路的输出
EN：致能信号
PB、PB<0:7>：第二错误校正码
PBR<0:7>：第一错误校正码
PBW<0:7>、PBW：第三错误校正码
RD<0:127>：读取数据
S100、S110、S120、S130：方法步骤
SB、SB<0:7>、S3、S4、S5、S6、S7：征状比特
WD<0:127>：写入数据
具体实施方式
图1示出本发明一实施例的存储器存储装置的概要示意图。请参考图1，本实施例的存储器存储装置100包括存储器阵列110及控制器电路120。存储器阵列110用以存储数据及错误校正码。控制器电路120耦接至存储器阵列110，用以控制存储器阵列110的数据存取操作。在本实施例中，所述数据存取操作例如是指在执行数据遮罩(data mask)时，控制器电路120判断所读取的数据的错误比特是否为数据遮罩比特，若是，则更新存储器阵列110所存储的错误校正码。若错误比特不是数据遮罩比特，则控制器电路120不更新错误校正码。利用此种操作方式，控制器电路120可快速地存取数据。
图2示出图1实施例的存储器存储装置的内部示意图。请参考图2，本实施例的存储器阵列110包括第一晶胞阵列112(cell array)以及第二晶胞阵列114。第一晶胞阵列112用以存储主要数据，第二晶胞阵列114用以存储错误校正码数据。在本实施例中，错误校正码例如是奇偶校验位(parity bits)。在图2中，进一步示出了设置在存储器阵列110及控制器电路120之间的感测放大器电路130，其内部结构、电路操作及实施方式可由所属技术领域的通常知识获致足够的教示、建议与实施说明。
在本实施例中，控制器电路120用以从第一晶胞阵列112读取第一数据DLR<0:127>。控制器电路120判断第一数据DLR<0:127>的错误比特是否为数据遮罩比特其中之一，以决定是否更新存储在第二晶胞阵列114中的第一错误校正码PBR<0:7>。具体而言，在本实施例中，控制器电路120包括征状比特产生器210、错误校正码更新器220、比特确认电路230、选择器元件240、错误校正码编码器250及错误校正电路260。在一实施例中，控制器电路120也可以不包括错误校正电路260，亦即错误校正电路260设置在控制器电路120之外。一般而言，错误校正电路260可能占据较大的芯片面积且操作耗电，因此，不包括错误校正电路260的控制器电路120其芯片面积较小，且进行数据存取操作时可较为省电。
征状比特产生器210从存储器阵列110读取第一数据DLR<0:127>及第一错误校正码PBR<0:7>，并且依据第一数据DLR<0:127>及第一错误校正码PBR<0:7>来产生征状比特SB<0:7>。征状比特产生器210将征状比特SB<0:7>输出至错误校正码更新器220、比特确认电路230及错误校正电路260。错误校正电路260接收征状比特SB<0:7>及第一数据DLR<0:127>，并且依据征状比特SB<0:7>及第一数据DLR<0:127>来产生读取数据RD<0:127>。在本实施例中，征状比特产生器210及错误校正电路260的内部结构、电路操作及实施方式可由所属技术领域的通常知识获致足够的教示、建议与实施说明。
选择器元件240接收第一数据DLR<0:127>及第二数据DLW<0:127>。选择器元件240是通过感测放大器电路130从存储器阵列110接收第一数据DLR<0:127>，而第一数据DLR<0:127>没有经过错误校正程序，就直接传递至选择器元件240。在本实施例中，所述错误校正程序是指错误校正电路260依据征状比特SB<0:7>对第一数据DLR<0:127>执行的错误校正程序，以产生读取数据RD<0:127>。由错误校正电路260执行的错误校正程序可由所属技术领域的通常知识获致足够的教示、建议与实施说明。选择器元件240依据数据遮罩信号DM<0:15>来选择第一数据DLR<0:127>或第二数据DLW<0:127>作为写入数据WD<0:127>。写入数据WD<0:127>用以写入第一晶胞阵列112，并且从选择器元件240输出至错误校正码编码器250。在本实施例中，选择器元件240例如可用一或多个多工器来(multiplexer)实施，其内部结构、电路操作及实施方式可由所属技术领域的通常知识获致足够的教示、建议与实施说明。
错误校正码编码器250接收写入数据WD<0:127>，用以依据写入数据WD<0:127>来产生第二错误校正码PB<0:7>。错误校正码编码器250将第二错误校正码PB<0:7>输出给错误校正码更新器220。在本实施例中，错误校正码编码器250的内部结构、电路操作及实施方式可由所属技术领域的通常知识获致足够的教示、建议与实施说明。
错误校正码更新器220接收征状比特SB<0:7>及第二错误校正码PB<0:7>，用以依据征状比特SB<0:7>及第二错误校正码PB<0:7>来产生第三错误校正码PBW<0:7>，并且利用PBW<0:7>来更新存储在第二晶胞阵列114的第一错误校正码PBR<0:7>。
比特确认电路230依据数据遮罩信号DM<0:15>及征状比特SB<0:7>来判断第一数据DLR<0:127>的错误比特是否为一或多个数据遮罩比特其中之一，也就是说，第一数据DLR<0:127>的错误比特是不是在被遮罩的数据当中。若第一数据DLR<0:127>的错误比特是数据遮罩比特，比特确认电路230会输出致能信号EN以致能错误校正码更新器220执行更新错误校正码的操作。若第一数据DLR<0:127>的错误比特不是数据遮罩比特，错误校正码更新器220不会更新存储在第二晶胞阵列114的第一错误校正码PBR<0:7>。因此，在本实施例中，存储在第二晶胞阵列114的第一错误校正码PBR<0:7>并不是每次都会被更新，可简化数据存取的操作。
图3示出本发明另一实施例的存储器存储装置的内部示意图。请参考图2及图3，本实施例的存储器存储装置200类似于图2实施例的存储器存储装置100，两者之间主要的差异例如在于第二数据DLW<0:127>以及数据遮罩信号DM<0:15>不经过选择器元件240而直接写入至存储器阵列110。利用此种数据存取方式，若第一数据DLR<0:127>的错误比特不是数据遮罩比特，第二数据DLW<0:127>在写入存储器阵列110之后，可直接将第一数据DLR<0:127>的错误比特覆盖过去，不需要对第一数据DLR<0:127>的错误比特进行校正。
图4示出本发明一实施例的错误校正码更新器的电路示意图。请参考图4，本实施例的错误校正码更新器220包括及门222及互斥或门224。及门222接收致能信号EN及征状比特SB，并且据此产生一输出给互斥或门224。互斥或门224接收及门222的输出及第二错误校正码PB，并且据此产生第三错误校正码PBW。本实施例的错误校正码更新器220的实施方式仅用以例示说明，本发明并不限于此。错误校正码更新器220也可以用其他的逻辑电路结构来加以实施。
图5示出本发明一实施例的比特确认电路的电路示意图。请参考图5，本实施例的比特确认电路230包括多个逻辑电路510及或门520。为了简要说明起见，图5仅示出一个逻辑电路510，其他的逻辑电路510可依此类推。
逻辑电路510包括反相器电路512、及门514、516及或门518。反相器电路512中的多个反相器分别接收征状比特SB<0:7>中的比特S3至S7。及门514接收反相器电路512的输出及数据遮罩信号DM<0:15>中的比特DM0。及门516接收反相器电路512的输出及数据遮罩信号DM<0:15>中的比特DM8。或门518接收及门514、516的输出，并且据此产生输出DMEN0。另一方面，数据遮罩信号DM<0:15>中的其他比特DM1～DM7、DM9～DM15两两一组输入至其他七个逻辑电路510中以产生对应的输出DMEN1至DMEN7。举例而言，数据遮罩信号DM<0:15>中的比特DM1、DM9输入至另一逻辑电路510以产生输出DMEN1；数据遮罩信号DM<0:15>中的比特DM2、DM10输入至另一逻辑电路510以产生输出DMEN2。其他逻辑电路510的输出DMEN3～DMEN7可依此类推。
接着，或门520接收多个逻辑电路510的输出DMEN0至DMEN7，并且据此产生致能信号EN给错误校正码更新器220。本实施例的比特确认电路230的实施方式仅用以例示说明，本发明并不限于此。比特确认电路230也可以用其他的逻辑电路结构来加以实施。
图6示出本发明一实施例的数据存取方法的概要流程图。请参考图1及图6，本实施例的数据存取方法至少适用于图1的存储器存储装置100，本发明并不加以限制。以图1的存储器存储装置100为例，在步骤S100中，控制器电路120依据数据遮罩信号DM<0:15>来选择第一数据DLR<0:127>或第二数据DLW<0:127>作为写入数据WD<0:127>。在步骤S110中，控制器电路120依据数据遮罩信号DM<0:15>及征状比特SB<0:7>来判断第一数据DLR<0:127>的错误比特是否为一或多个数据遮罩比特其中之一。若是，数据存取方法进入步骤S120，控制器电路120执行更新存储在存储器阵列110中的错误校正码PBR<0:7>的操作。若否，数据存取方法进入步骤S130，控制器电路120不执行更新存储在存储器阵列110中的错误校正码PBR<0:7>的操作。另外，本发明的实施例的数据传递方法可以由图2至图4实施例的叙述中获致足够的教示、建议与实施说明。
综上所述，在本发明的实施例中，控制器电路会判断错误比特是否为数据遮罩比特，以决定是否更新错误校正码，因此，错误校正码并不是每次都会被更新，可简化数据存取的操作。另外，若错误比特不是数据遮罩比特，第二数据在写入存储器阵列之后，可直接将第一数据的错误比特覆盖过去，不需要对第一数据的错误比特进行校正。此外，控制器电路也可以不包括错误校正电路，以节省芯片面积及降低操作功耗。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (10)
1.一种存储器存储装置，其特征在于，包括：
存储器阵列，用以存储第一错误校正码及第一数据；以及
控制器电路，耦接至所述存储器阵列，用以从所述存储器阵列读取所述第一数据，并且判断所述第一数据的错误比特是否为一或多个数据遮罩比特其中之一，以决定是否更新存储在所述存储器阵列中的所述第一错误校正码，
其中所述控制器电路包括选择器元件，耦接至所述存储器阵列，所述选择器元件从所述存储器阵列接收所述第一数据，且所述第一数据没有经过错误校正程序，其中所述选择器元件接收第二数据，并且依据数据遮罩信号来选择所述第一数据或所述第二数据作为写入数据，
其中所述控制器电路还包括错误校正码更新器及比特确认电路，并且
若所述第一数据的所述错误比特为所述一或多个数据遮罩比特其中之一，所述比特确认电路输出致能信号以致能所述错误校正码更新器执行更新所述第一错误校正码的操作；以及
若所述第一数据的所述错误比特不是所述一或多个数据遮罩比特其中之一，所述错误校正码更新器不更新所述第一错误校正码。
2.根据权利要求1所述的存储器存储装置，其中
所述错误校正码更新器，耦接至所述存储器阵列，用以依据征状比特及第二错误校正码来产生第三错误校正码，以更新所述第一错误校正码；以及
所述比特确认电路，耦接至所述错误校正码更新器，用以依据数据遮罩信号及所述征状比特来判断所述第一数据的所述错误比特是否为所述一或多个数据遮罩比特其中之一。
3.根据权利要求2所述的存储器存储装置，其中所述控制器电路还包括：
错误校正码编码器，耦接至所述错误校正码更新器，用以依据写入数据来产生所述第二错误校正码。
4.根据权利要求2所述的存储器存储装置，其中所述控制器电路还包括：
征状比特产生器，耦接至所述比特确认电路，用以依据所述第一错误校正码及所述第一数据来产生所述征状比特。
5.根据权利要求4所述的存储器存储装置，其中所述控制器电路还包括：
错误校正电路，耦接至所述征状比特产生器，依据所述征状比特及所述第一数据执行所述错误校正程序以产生读取数据。
6.根据权利要求1所述的存储器存储装置，其中所述第二数据以及所述数据遮罩信号不经过所述选择器元件而直接写入所述存储器阵列。
7.一种数据存取方法，用于存储器存储装置，其中所述存储器存储装置包括存储器阵列，其特征在于，所述数据存取方法包括：
依据数据遮罩信号来选择第一数据或第二数据作为写入数据，其中所述第一数据是从所述存储器阵列读取，且所述第一数据没有经过错误校正程序；
依据所述数据遮罩信号及征状比特来判断所述第一数据的错误比特是否为一或多个数据遮罩比特其中之一；
若所述第一数据的所述错误比特为所述一或多个数据遮罩比特其中之一，执行更新存储在所述存储器阵列中的第一错误校正码的操作；以及
若所述第一数据的所述错误比特不是所述一或多个数据遮罩比特其中之一，不更新存储在所述存储器阵列中的所述第一错误校正码。
8.根据权利要求7所述的数据存取方法，还包括：
依据所述写入数据来产生第二错误校正码。
9.根据权利要求7所述的数据存取方法，还包括：
依据从所述存储器阵列读取的所述第一错误校正码及所述第一数据来产生所述征状比特。
10.根据权利要求7所述的数据存取方法，还包括：
依据所述征状比特及所述存储器阵列读取的所述第一数据执行所述错误校正程序以产生读取数据。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910674545.3A CN112289366B (zh) | 2019-07-25 | 2019-07-25 | 存储器存储装置及数据存取方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910674545.3A CN112289366B (zh) | 2019-07-25 | 2019-07-25 | 存储器存储装置及数据存取方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112289366A CN112289366A (zh) | 2021-01-29 |
| CN112289366B true CN112289366B (zh) | 2024-03-26 |
Family
ID=74418622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910674545.3A Active CN112289366B (zh) | 2019-07-25 | 2019-07-25 | 存储器存储装置及数据存取方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112289366B (zh) |
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| 支持流水传输的AXI4主机转换接口设计;易清明 等;《计算机工程》;第42卷(第4期);第307-312页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112289366A (zh) | 2021-01-29 |
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