CN112260686B - 一种低锁定误差延迟链锁相环 - Google Patents

一种低锁定误差延迟链锁相环 Download PDF

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Abstract

本发明实施例提供的一种低锁定误差延迟链锁相环，包含第一锁相环路以及第二锁相环路两个锁相环路，第一时钟信号和第N时钟信号分别通过两个锁定环路向同一参考时钟信号REF锁定，两个锁相环路锁定后，第一时钟信号和第N时钟信号相对于参考时钟信号REF存在相同的锁定误差。采用误差传递，可以显著减小第一时钟信号和第N时钟信号间的相位误差，同时第一时钟信号和第N时钟信号通过自调节鉴相器后均控制差分电荷泵中的器件，避免了由于鉴相器中的驱动电路驱动能力不匹配，以及差分电荷泵中器件的开关速度不同，导致差分电荷泵充放电电流不能完全匹配所引起的相位误差，因此本发明的低锁定误差延迟链锁相环的显著优点是具有低锁定相位误差。

Description

一种低锁定误差延迟链锁相环
技术领域
本发明属于激光雷达光信号接收机***技术领域，涉及一种低锁定误差延迟链锁相环。
背景技术
激光雷达测距是一种常用的测距技术，其工作原理是：激光发射器发出激光照射在被探测的目标物体上时，目标物反射回的激光回波，激光回波被工作在线性模式的雪崩光电二极管接收并转换为电流信号，再由前端模拟接收器将雪崩光电二极管产生的脉冲电流线性地转换为电压信号，然后利用时间数字转化器得出脉冲的飞行时间信息，因此对时间数字转换器的精度和检测稳定性具有极高要求。时间数字转换器中往往需要高频率相位分布均匀的多相时钟，延迟链锁相环内部反馈环路可使内部产生时钟继承参考时钟的优良特性，且对工艺、电压和温度等环境影响的抗干扰性强，可以满足激光雷达测距***的高分辨率、高精度要求。
传统的延迟链锁相环如图1所示，由单个鉴相器、电荷泵、环路滤波器以及压控延迟链构成。参考图2所示的传统鉴相器和电荷泵信号传输示意图，锁相环的两个输入时钟信号通过鉴相器后来控制电荷泵内部的PMOS管和NMOS管的开关来形成充放电电流，参考图3所示的MOS管开关速度不同导致充放电电流不匹配示意图，第一时钟信号通过鉴相器后形成充电信号控制PMOS管的开关，第N时钟信号通过鉴相器后形成放电信号控制NMOS管的开关，由于NMOS和PMOS管的开关特性存在差异，充放电电流的总电荷量虽然相同，但是充放电流的在开关状态时无法完全匹配而存在一定的相位差，进而会在锁相环锁定后引入锁定相位误差。进而影响输出多相时钟的相位均匀性，降低了时间数字转换器的转换精度，最终会导致距离探测的误差增大，这会使得激光雷达测距***的检测精度降低。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种低锁定误差延迟链锁相环。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供的一种低锁定误差延迟链锁相环，包括：自调节鉴相器、差分电荷泵、第一环路滤波器、第二环路滤波器、第三环路滤波器、钳位放大器以及压控延迟链，自调节鉴相器、差分电荷泵、第一环路滤波器依次连接形成第一锁相环路，自调节鉴相器、差分电荷泵、第二环路滤波器、钳位放大器、第三环路滤波器、压控延迟链依次连接形成第二锁相环路，第一环路滤波器的输出与钳位放大器的输入相连，压控延迟链输出的第一时钟信号以及第N时钟信号输入自调节鉴相器，自调节鉴相器内部产生参考时钟信号，然后将参考时钟信号转化为放电信号输出，钳位放大器控制第一锁相环路的第一调节电压以及第二锁相环路的第二调节电压，使得第一调节电压与第二调节电压的差值在预定范围内，自调节鉴相器输入的第一时钟信号以及第N时钟信号分别通过第一锁相环路以及第二锁相环路向参考时钟信号锁定。
可选的，自调节鉴相器包括：第一固定延迟单元、第二固定延迟单元、可变延迟单元、第一触发器、第二触发器、第三触发器以及逻辑与门，第一固定延迟单元输入第一时钟信号，第一固定延迟单元的输出连接第一触发器的输入，第一触发器的输出连接逻辑与门的输入，可变延迟单元的输入第N时钟信号，可变延迟单元的输出连接第二触发器，第二触发器的输出连接逻辑与门的输入，第二固定延迟单元输入第N时钟信号，第二固定延迟单元的输出连接第三触发器的输入，第三触发器的输出连接逻辑与门的输入，逻辑与门的输出分别连接第一触发器的复位端、第二触发器的复位端以及第三触发器的复位端，第一触发器输出第一充电信号，第二触发器输出放电信号DN，第三触发器输出第二充电信号，逻辑与门输出复位信号。
可选的，第一环路滤波器、第二环路滤波器以及第三环路滤波器包括：电阻R、第一电容C1以及第二电容C2，电阻R的一端与第一电容C1的一端相连，电阻R的另一端与第二电容C2的一端相连，第二电容C2的另一端与第一电容C1的另一端相连，第一环路滤波器中的电阻R的一端以及第二环路滤波器中的电阻R的一端输入差分电荷泵的输出信号，第一环路滤波器中的第一电容C1的一端输出第一调节电压给钳位放大器以及自调节鉴相器，第二环路滤波器中的第一电容C1的一端输出第二调节电压给钳位放大器以及自调节鉴相器，第三环路滤波器中的电阻R的一端输入钳位放大器的输出信号，第三环路滤波器中的第一电容C1的一端输出控制电压给压控延迟链。
可选的，压控延迟链包括：N个延迟单元，N个延迟单元依次连接，每个延迟单元的控制端输入第三环路滤波器输出的控制电压，第一个延迟单元输入端接入输入时钟，第n个延迟单元输出第n个时钟信号，n从1至N。
可选的，差分电荷泵包括：第一PMOS管M1、第一NMOS管M2、第三电容C3、第二PMOS管M3、第二NMOS管M4以及第四电容C4，第一PMOS管的栅极接入自调节鉴相器输出的第一充电信号，第一PMOS管M1的漏极分别连接第一NMOS管M2的漏极以及第三电容C3的一端，第一NMOS管M2的漏极连接第三电容C3的另一端，第二PMOS管M3的栅极接入自调节鉴相器输出的第二充电信号，第二PMOS管M3的漏极分别连接第二NMOS管M4的漏极以及第四电容C4的一端，第二NMOS管M4的漏极连接第四电容C4的另一端，第一NMOS管M2的栅极以及第二NMOS管M4的栅极接入自调节鉴相器输出的放电信号，第一PMOS管的源极以及第二PMOS管M3的源极连接电源电压。
可选的，钳位放大器包括：第三NMOS管M5、第四NMOS管M6、第五NMOS管M7、第三PMOS管M8、第四PMOS管M9、第五PMOS管M10以及电流源，第三NMOS管M5的栅极与第五PMOS管M10栅极相连，第三NMOS管M5漏极分别与第四NMOS管M6的源极、第五NMOS管M7的源极相连，第四NMOS管M6的栅极接入第一调节电压VCTR_A，第四NMOS管M6的漏极分别与第三PMOS管M8的栅极、第四PMOS管M9的栅极相连，第五NMOS管M7的栅极接入第二调节电压VCTR_B，第五NMOS管M7的漏极分别连接第四PMOS管M9的漏极和第三环路滤波器的输入极，第四PMOS管M9的栅极与第三PMOS管M8的栅极相连，第五PMOS管M10的漏极分别接入直流电流源的一端和第五PMOS管M10的栅极，第三PMOS管M8的源极、第四PMOS管M9的源极与直流电流源的另一端相连，并且接入电源电压，第三NMOS管M5的源极与第五PMOS管M10的源极相连，并连接电源地。
本发明实施例提供的一种低锁定误差延迟链锁相环，包含第一锁相环路以及第二锁相环路两个锁相环路，第一时钟信号和第N时钟信号分别通过两个锁定环路向同一参考时钟信号REF锁定，两个锁相环路锁定后，第一时钟信号和第N时钟信号相对于参考时钟信号REF存在相同的锁定误差。采用误差传递，可以显著减小第一时钟信号和第N时钟信号间的相位误差，同时第一时钟信号和第N时钟信号通过自调节鉴相器后均控制差分电荷泵中的器件，避免了由于鉴相器中的驱动电路驱动能力不匹配，以及差分电荷泵中器件的开关速度不同，导致差分电荷泵充放电电流不能完全匹配所引起的相位误差，因此本发明的低锁定误差延迟链锁相环的显著优点是具有低锁定相位误差。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是一种传统延迟链锁相环结构示意图；
图2是传统鉴相器和电荷泵信号传输示意图；
图3是传统延迟链锁相环中MOS管开关速度不同导致充放电电流不匹配示意图；
图4为本发明实施例提出的一种低锁定误差的延迟链锁相环结构示意图；
图5为本发明实施例提供的的延迟链锁相环锁定后的输入信号时序示意图；
图6为本发明实施例提供的自调节鉴相器的结构示意图；
图7为本发明实施例提供的环路滤波器的结构示意图；
图8为本发明实施例提供的压控延迟链的结构示意图；
图9为本发明实施例提供的差分电荷泵的结构示意图；
图10为本发明实施例提供的自调节鉴相器和差分电荷泵的输入输出信号连接示意图；
图11为本发明实施例提供的钳位放大器的结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
如图4所示，本发明实施例提供的一种低锁定误差延迟链锁相环，包括：自调节鉴相器、差分电荷泵、第一环路滤波器、第二环路滤波器、第三环路滤波器、钳位放大器、压控延迟链，自调节鉴相器、差分电荷泵、第一环路滤波器依次连接形成第一锁相环路，自调节鉴相器、差分电荷泵、第二环路滤波器、钳位放大器、第三环路滤波器、压控延迟链依次连接形成第二锁相环路，第一环路滤波器的输出与钳位放大器的输入相连，压控延迟链输出的第一时钟信号以及第N时钟信号输入所述自调节鉴相器，自调节鉴相器内部产生参考时钟信号，然后将参考时钟信号转化为放电信号输出，钳位放大器控制第一锁相环路的第一调节电压以及第二锁相环路的第二调节电压，使得第一调节电压与第二调节电压的差值在预定范围内，自调节鉴相器输入的第一时钟信号以及第N时钟信号分别通过第一锁相环路以及第二锁相环路向参考时钟信号锁定。
其中，预定范围是一个可接受的范围，该可接受范围根据实际情况设定，并且可以变更，该可接受范围使得第一调节电压与第二调节电压近似相同。
可以理解，由于自调节鉴相器与差分电荷泵相连，因此自调节鉴相器输出的放电信号会输入差分电荷泵。
参考图5，如图5所示为本发明的低锁定误差延迟链锁相环锁定后的输入信号时序示意图，自调节鉴相器内部产生一个相位可调的参考时钟信号REF，鉴相器输入端的第一时钟信号和第N时钟信号分别通过第一锁相环路和第二锁相环路向参考信号REF锁定，由于两个锁相环路都会受工艺、电压和温度变化以及自调节鉴相器、电荷泵、环路滤波器所引入的相位噪声的影响，使两个锁定环路均会存在一定的相位误差，但由于两个锁相环路的锁定相位误差可以抵消，进而使第一时钟信号和第二时钟信号间的相位误差显著降低。虽然第一时钟信号与第N时钟信号分别与参考时钟信号REF锁定后均存在相位误差，但是第一时钟信号与第N时钟信号上升沿完全对齐，没有相位误差。锁定过程中所产生的第二调节电压通过负反馈环路，由钳位放大器钳制在第一调节电压，并将钳位放大器的输出作为压控延迟链的控制电压，进一步调节第一时钟信号和第N时钟信号的相位，加快延迟链锁相环的锁定，最后实现了第一时钟信号和第N时钟信号的低锁定相位误差，产生N-1相相位分布均的高质量时钟信号。
可以理解，本发明的低锁定误差延迟链锁相环的自调节鉴相器内部新建一条相位可调的时钟信号，两个输入参考时钟信号分别通过不同的两个锁相环路向该参考时钟信号REF锁定，两个锁相环路的锁定误差相互抵消，从而降低两个输入时钟锁定后的锁定相位误差，第一时钟信号和第N时钟信号通过自调节鉴相器后均控制差分电荷泵中的NMOS管或均控制PMOS管，由于同型MOS管的开关速度在实际应用中可以做到良好的匹配，进而可以使得第一和第N输入时钟信号在锁定状态下，对于MOS开关管的控制做到良好匹配，从而减小了由于NMOS管和PMOS管开关速度不同导致了电荷泵充放电电流不能完全匹配而引起的相位误差，从而进一步降低了***的锁定相位误差；本发明的低锁定误差延迟链锁相环加入了钳位放大器，使两个锁定环路通过钳位放大器，使第一锁相环路中的第一调节电压与第二锁相环路中的第二调节电压被钳制到近似相同的电平上，最终促使两个锁相环环路具有近似相同的锁定相位误差。
本发明实施例提供的一种低锁定误差延迟链锁相环，包含第一锁相环路以及第二锁相环路两个锁相环路，第一时钟信号和第N时钟信号分别通过两个锁定环路向同一参考时钟信号REF锁定，两个锁相环路锁定后，第一时钟信号和第N时钟信号相对于参考时钟信号REF存在相同的锁定误差。采用误差传递，可以显著减小第一时钟信号和第N时钟信号间的相位误差，同时第一时钟信号和第N时钟信号通过自调节鉴相器后均控制差分电荷泵中的器件，避免了由于鉴相器中的驱动电路驱动能力不匹配，以及差分电荷泵中器件的开关速度不同，导致差分电荷泵充放电电流不能完全匹配所引起的相位误差，因此本发明的低锁定误差延迟链锁相环的显著优点是具有低锁定相位误差。
实施例二
如图6所示，本发明实施例一提供的一种低锁定误差延迟链锁相环中的自调节鉴相器包括：第一固定延迟单元、第二固定延迟单元、可变延迟单元、第一触发器、第二触发器、第三触发器以及逻辑与门，第一固定延迟单元输入第一时钟信号，第一固定延迟单元的输出连接第一触发器的输入，第一触发器的输出连接逻辑与门的输入，可变延迟单元的输入第N时钟信号，可变延迟单元的输出连接第二触发器，第二触发器的输出连接逻辑与门的输入，第二固定延迟单元输入第N时钟信号，第二固定延迟单元的输出连接第三触发器的输入，第三触发器的输出连接逻辑与门的输入，逻辑与门的输出分别连接第一触发器的复位端、第二触发器的复位端以及第三触发器的复位端，第一触发器输出第一充电信号，第二触发器输出放电信号DN，第三触发器输出第二充电信号，逻辑与门输出复位信号。
参考图6，第一时钟信号经过一个固定延迟单元和第一触发器后形成第一充电信号，第二时钟信号经过一个相同的第二固定延迟单元和第三触发器后形成第二充电信号、同时经过一个可变延迟单元和第二触发器形成放电信号。第一充电信号与放电信号控制第一锁相环路中的差分电荷泵进行充放电，充放电电流经过第一环路滤波器后产生的第一调节电压调节可变延迟单元的延迟时间，调节后使第一时钟信号与参考时钟信号REF相位误差减小并最终发生锁定。第二充电信号与放电信号控制第二锁相环路中的差分电荷泵进行充放电，充放电电流经过第二环路滤波器后产生第二调节电压，第一调节电压与第二调节电压经过钳位放大器产生压控延迟链的控制电压，调节压控延迟链的延迟时间，进而改变第N时钟信号的相位，调节后使第N时钟信号与参考时钟信号REF相位误差减小并最终发生锁定。由于第一锁相环路相比于第二锁相环路少一个环路滤波器所引入的极点，第一锁相环路的时间常数也要小于第二锁相环路的时间常数，所以第一锁相环路的锁定速度要快于第二锁相环路的锁定速度。
本发明实施例提供的自调节鉴相器内部由第一时钟信号新建一条相位可调的时钟信号，作为电荷泵的放电信号，第一和第N时钟信号通过相同的固定延迟单元后都作为电荷泵的充电信号。使两个输入时钟信号经过自调节鉴相器后均控制差分电荷泵的PMOS管或均控制NMOS管，由于同型MOS管的开关速度在实际应用中可以做到良好的匹配，进而可以使得第一和第N输入时钟信号在锁定状态下，对于MOS开关管的控制做到良好匹配，从而减小了由于NMOS管和PMOS管开关速度不同导致了电荷泵充放电电流不能完全匹配而引起的相位误差，从而进一步降低了***的锁定相位误差。
实施例三
如图7所示，本发明实施例提供的一种低锁定误差的延迟链锁相环中的第一环路滤波器、第二环路滤波器以及第三环路滤波器都包括：电阻R、第一电容C1以及第二电容C2，电阻R的一端与第一电容C1的一端相连，电阻R的另一端与第二电容C2的一端相连，第二电容C2的另一端与第一电容C1的另一端相连，第一环路滤波器中的电阻R的一端以及第二环路滤波器中的电阻R的一端输入差分电荷泵的输出信号，第一环路滤波器中的第一电容C1的一端输出第一调节电压给钳位放大器以及自调节鉴相器，第二环路滤波器中的第一电容C1的一端输出第二调节电压给钳位放大器以及自调节鉴相器，第三环路滤波器中的电阻R的一端输入钳位放大器的输出信号，第三环路滤波器中的第一电容C1的一端输出控制电压给压控延迟链。
实施例四
如图8所示，本发明实施例提供的一种低锁定误差的延迟链锁相环中的压控延迟链包括：N个延迟单元，N个延迟单元依次连接，每个延迟单元的控制端输入第三环路滤波器输出的控制电压，第一个延迟单元输入端接入输入时钟，第n个延迟单元输出第n个时钟信号，n从1至N。
实施例五
如图9所示，本发明实施例提供的一种低锁定误差的延迟链锁相环中的差分电荷泵包括：第一PMOS管M1、第一NMOS管M2、第三电容C3、第二PMOS管、第二NMOS管M4以及第四电容C4，第一PMOS管M1的栅极接入自调节鉴相器输出的第一充电信号，第一PMOS管M1的漏极分别连接第一NMOS管M2的漏极以及第三电容C3的一端，第一NMOS管M2的漏极连接第三电容C3的另一端，第二PMOS管的栅极接入自调节鉴相器输出的第二充电信号，第二PMOS管的漏极分别连接第二NMOS管M4的漏极以及第四电容C4的一端，第二NMOS管M4的漏极连接第四电容C4的另一端，第一NMOS管M2的栅极以及第二NMOS管M4的栅极接入自调节鉴相器输出的放电信号，第一PMOS管M1的源极以及第二PMOS管的源极连接电源电压。
参考图10，图10为自调节鉴相器和电荷泵输入输出信号连接示意图，在图10中本发明中的两个输入时钟信号通过自调节鉴相器后均控制差分电荷泵中的NMOS管或均控制PMOS管。第一时钟信号与第二时钟信号经过自调节鉴相器后分别形成的第一充电信号和第二充电信号均控制电荷泵中的PMOS管的开关，由于同型MOS管的开关速度在实际应用中可以做到良好的匹配，进而可以使得第一和第N输入时钟信号在锁定状态下，对于MOS开关管的控制做到良好匹配，避免了不同类型MOS管开关速度不同导致电荷泵充放电电流不匹配而引起的锁定相位误差。
实施例六
如图11所示，本发明实施例提供的一种低锁定误差的延迟链锁相环中的钳位放大器包括：
第三NMOS管M5、第四NMOS管M6、第五NMOS管M7、第三PMOS管M8、第四PMOS管M9、第五PMOS管M10以及电流源，所述第三NMOS管M5的栅极与第五PMOS管M10栅极相连，第三NMOS管M5漏极分别与所述第四NMOS管M6的源极、所述第五NMOS管M7的源极相连，所述第四NMOS管M6的栅极接入第一调节电压VCTR_A，所述第四NMOS管M6的漏极分别与所述第三PMOS管M8的栅极、所述第四PMOS管M9的栅极相连，所述第五NMOS管M7的栅极接入第二调节电压VCTR_B，所述第五NMOS管M7的漏极分别连接所述第四PMOS管M9的漏极和第三环路滤波器的输入极，所述第四PMOS管M9的栅极与所述第三PMOS管M8的栅极相连，所述第五PMOS管M10的漏极分别接入直流电流源的一端和所述第五PMOS管M10的栅极，所述第三PMOS管M8的源极、所述第四PMOS管M9的源极与直流电流源的另一端相连，并且接入电源电压，所述第三NMOS管M5的源极与所述第五PMOS管M10的源极相连，并连接电源地。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种低锁定误差延迟链锁相环，其特征在于，包括：自调节鉴相器、差分电荷泵、第一环路滤波器、第二环路滤波器、第三环路滤波器、钳位放大器以及压控延迟链，所述自调节鉴相器、所述差分电荷泵、所述第一环路滤波器依次连接形成第一锁相环路，所述自调节鉴相器、所述差分电荷泵、所述第二环路滤波器、所述钳位放大器、所述第三环路滤波器、所述压控延迟链依次连接形成第二锁相环路，所述第一环路滤波器的输出与所述钳位放大器的输入相连，所述压控延迟链输出的第一时钟信号以及第N时钟信号输入所述自调节鉴相器，所述自调节鉴相器内部产生参考时钟信号，然后将所述参考时钟信号转化为放电信号输出，所述钳位放大器控制所述第一锁相环路的第一调节电压以及所述第二锁相环路的第二调节电压，使得所述第一调节电压与所述第二调节电压的差值在预定范围内，所述自调节鉴相器输入的第一时钟信号以及第N时钟信号分别通过所述第一锁相环路以及第二锁相环路向所述参考时钟信号锁定。
2.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述自调节鉴相器包括：第一固定延迟单元、第二固定延迟单元、可变延迟单元、第一触发器、第二触发器、第三触发器以及逻辑与门，所述第一固定延迟单元输入第一时钟信号，所述第一固定延迟单元的输出连接所述第一触发器的输入，所述第一触发器的输出连接所述逻辑与门的输入，所述可变延迟单元的输入第N时钟信号，所述可变延迟单元的输出连接所述第二触发器，所述第二触发器的输出连接所述逻辑与门的输入，所述第二固定延迟单元输入所述第N时钟信号，所述第二固定延迟单元的输出连接所述第三触发器的输入，所述第三触发器的输出连接所述逻辑与门的输入，所述逻辑与门的输出分别连接所述第一触发器的复位端、所述第二触发器的复位端以及所述第三触发器的复位端，所述第一触发器输出第一充电信号，所述第二触发器输出放电信号(DN)，所述第三触发器输出第二充电信号，所述逻辑与门输出复位信号。
3.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述第一环路滤波器、第二环路滤波器以及第三环路滤波器包括：电阻(R)、第一电容(C1)以及第二电容(C2)，所述电阻(R)的一端与所述第一电容(C1)的一端相连，所述电阻(R)的另一端与所述第二电容(C2)的一端相连，所述第二电容(C2)的另一端与所述第一电容(C1)的另一端相连，所述第一环路滤波器中的电阻(R)的一端以及所述第二环路滤波器中的电阻(R)的一端输入所述差分电荷泵的输出信号，所述第一环路滤波器中的第一电容(C1)的一端输出第一调节电压给所述钳位放大器以及所述自调节鉴相器，所述第二环路滤波器中的第一电容(C1)的一端输出第二调节电压给所述钳位放大器以及所述自调节鉴相器，所述第三环路滤波器中的电阻(R)的一端输入钳位放大器的输出信号，所述第三环路滤波器中的第一电容(C1)的一端输出控制电压给所述压控延迟链。
4.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述压控延迟链包括：N个延迟单元，所述N个延迟单元依次连接，每个延迟单元的控制端输入第三环路滤波器输出的控制电压，第一个延迟单元输入端接入输入时钟，第n个延迟单元输出第n个时钟信号，n从1至N。
5.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述差分电荷泵包括：第一PMOS管(M1)、第一NMOS管(M2)、第三电容(C3)、第二PMOS管(M3)、第二NMOS管(M4)以及第四电容(C4)，所述第一PMOS管的栅极接入所述自调节鉴相器输出的第一充电信号，所述第一PMOS管(M1)的漏极分别连接所述第一NMOS管(M2)的漏极以及所述第三电容(C3)的一端，所述第一NMOS管(M2)的漏极连接所述第三电容(C3)的另一端，所述第二PMOS管(M3)的栅极接入所述自调节鉴相器输出的第二充电信号，所述第二PMOS管(M3)的漏极分别连接所述第二NMOS管(M4)的漏极以及所述第四电容(C4)的一端，所述第二NMOS管(M4)的漏极连接所述第四电容(C4)的另一端，所述第一NMOS管(M2)的栅极以及所述第二NMOS管(M4)的栅极接入所述自调节鉴相器输出的放电信号，所述第一PMOS管的源极以及所述第二PMOS管(M3)的源极连接电源电压。
6.根据权利要求1所述的低锁定误差延迟链锁相环，其特征在于，所述钳位放大器包括：第三NMOS管(M5)、第四NMOS管(M6)、第五NMOS管(M7)、第三PMOS管(M8)、第四PMOS管(M9)、第五PMOS管(M10)以及电流源，所述第三NMOS管(M5)的栅极与第五PMOS管(M10)栅极相连，第三NMOS管(M5)漏极分别与所述第四NMOS管(M6)的源极、所述第五NMOS管(M7)的源极相连，所述第四NMOS管(M6)的栅极接入第一调节电压(VCTR_A)，所述第四NMOS管(M6)的漏极分别与所述第三PMOS管(M8)的栅极、所述第四PMOS管(M9)的栅极相连，所述第五NMOS管(M7)的栅极接入第二调节电压(VCTR_B)，所述第五NMOS管(M7)的漏极分别连接所述第四PMOS管(M9)的漏极和第三环路滤波器的输入极，所述第四PMOS管(M9)的栅极与所述第三PMOS管(M8)的栅极相连，所述第五PMOS管(M10)的漏极分别接入直流电流源的一端和所述第五PMOS管(M10)的栅极，所述第三PMOS管(M8)的源极、所述第四PMOS管(M9)的源极与直流电流源的另一端相连，并且接入电源电压，所述第三NMOS管(M5)的源极与所述第五PMOS管(M10)的源极相连，并连接电源地。
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