CN104124968A - 一种用于流水线型模数转换器的时钟占空比校准电路 - Google Patents

Abstract

本发明提供一种用于流水线型模数转换器的时钟占空比校准电路，包括：上升沿检测电路，用于获取低电平窄脉冲信号；下降沿检测电路，用于获取高电平窄脉冲信号；输出控制电路，用于根据低电平窄脉冲信号和高电平窄脉冲信号输出时钟信号；电荷泵环路，用于将输出时钟信号的占空比偏差信号转化为第一电压信号；压控延时电路，用于将第一电压信号进行延时处理，得到第二电压信号，并输出给上升沿检测电路；上升沿检测电路获取第二电压信号的低电平窄脉冲信号，通过输出控制电路输出预设占空比时钟信号。通过采用单边沿微分电路控制输出时钟信号，利用电荷泵环路完成对输出时钟占空比的检测，控制压控延迟电路的延迟时间，输出精确的占空比时钟信号。

Description

一种用于流水线型模数转换器的时钟占空比校准电路

技术领域

本发明涉及电子技术领域，特别涉及一种用于流水线型模数转换器的时钟占空比校准电路。

背景技术

分辩率在八到十六位并且采样频率在几兆到几百兆的典型流水线型模数转换器中，需要利用输入时钟的两个边沿来产生核心电路所需要的各种定时信号，时钟上升沿用于采样相输入信号和偶数级流水线的量化工作，下降沿用于保持相输入信号和奇数级流水线的量化工作，故时钟占空比必须正好维持在50％。另外在输入信号频率越来越高的情况下(因后有影响越来越大)，时钟抖动对整个***的转换精度以及信噪比等性能的影响会越来越大。然而时钟信号源由外部晶振产生，其占空比和精度均无法稳定地满足整体A/D转换器的要求。

时钟占空比电路可以利用传统的锁相环(PLL)或延迟锁相环(DLL)来完成。然而传统PLL电路和DLL电路都只能够锁定输入输出信号的频率和相位，并不能够实现既定的占空比指标。

再者模数转换器需要对模拟数据进行采样，因此时钟信号的性能对整个***的性能非常重要。时钟抖动是时钟边沿的位置变化，将导致采样误差，从而直接导致整体模数转换器输出精度的误差。随着模拟输入信号频率的上升，时钟抖动所造成的转换误差会加大。模拟输入信号的频率增加意味着输入信号的斜率在增大，相同的抖动会使采样误差更大进而造成的更大的转换误差。另外同样频率输入信号下，模数转换器分辨率也会影响抖动所造成转换误差的相对大小。所以时钟抖动带来的误差会随着模数转换器的分辨率以及输入信号的频率增加而对***的影响越来越大。

发明内容

本发明的目的在于提供一种用于流水线型模数转换器的时钟占空比校准电路，解决了现有技术中传统锁相环或延迟锁相环都只能锁定输入输出信号的频率和相位，不能实现既定的占空比指标的问题。

为了达到上述目的，本发明提供一种用于流水线型模数转换器的时钟占空比校准电路，包括：

上升沿检测电路，用于获取低电平窄脉冲信号；

下降沿检测电路，用于获取高电平窄脉冲信号；

输出控制电路，用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出时钟信号；

电荷泵环路，用于将所述输出时钟信号的占空比偏差信号转化为第一电压信号；

压控延时电路，用于将所述第一电压信号进行延时处理，得到第二电压信号，并输出给所述上升沿检测电路；

所述上升沿检测电路获取所述第二电压信号的低电平窄脉冲信号，通过所述输出控制电路输出预设占空比时钟信号。

其中，所述输出控制电路包括：第一PMOS管M1和第一NMOS管M2；其中，

所述第一PMOS管M1的源极接高电平，所述第一PMOS管M1的栅极接所述上升沿检测电路的输出端，所述第一PMOS管M1的漏极与所述第一NMOS管M2的漏极连接并输出所述时钟信号，所述第一NMOS管M2的源极接地，所述第一NMOS管M2的栅极接所述下将沿检测电路的输出端。

其中，所述下降沿检测电路包括：第二PMOS管M_P1、第三PMOS管M_P2、第二NMOS管M_N1、第一反相器I₁、第二反相器I₂、第三反相器I₃、第四反相器I₄、第五反相器I₅、第六反相器I₆、第七反相器I₇以及第一或非门NOR；其中，

反向输入时钟信号Clkin^-一方面与所述第三反相器I₃连接，另一方面串联所述第一反相器I₁、第二反相器I₂，所述第二反相器I₂的输出端与所述第三PMOS管M_P2的栅极连接，所述第三PMOS管M_P2的源极接高电平，所述第三PMOS管M_P2的漏极与所述第二PMOS管M_P1的源极连接，所述第二PMOS管M_P1的漏极和所述第二NMOS管M_N1的漏极连接并与所述第七反相器I₇的输入端连接，所述第二NMOS管M_N1的源极接地；所述第七反相器I₇的输出端与所述第一或非门NOR的输入端连接，所述第一或非门NOR的另一输入端与所述第三反相器I₃的输出端连接；所述第一或非门NOR的输出端与所述第一NMOS管M2的栅极连接；

所述输出控制电路输出的时钟信号Clkout⁺串联所述第四反相器I₄、第五反相器I₅和第六反相器I₆后与所述第二PMOS管M_P1的栅极和所述第二NMOS管M_N1的栅极连接，所述第二PMOS管M_P1的栅极和所述第二NMOS管M_N1的栅极相连。

其中，所述上升沿检测电路包括：第四PMOS管M_p3、第三NMOS管M_n2、第四NMOS管M_n3、第五NMOS管M_n4、第八反相器I₈、第九反相器I₉、第十反相器I₁₀、第十一反相器I₁₁、第十二反相器I₁₂和第一与非门NAND；其中，

所述输出控制电路输出的时钟信号Clkout⁺串联所述第十反相器I₁₀、第十一反相器I₁₁和第十二反相器I₁₂后连接所述第四PMOS管M_p3的栅极和所述第三NMOS管M_n2栅极，所述第四PMOS管M_p3的栅极和所述第三NMOS管M_n2栅极相连；所述第四PMOS管M_p3的源极接高电平，所述第四PMOS管M_p3的漏极与所述第三NMOS管M_n2的漏极连接并与所述第九反相器I₉的输入端连接；所述第九反相器I₉的输出端与所述第一与非门NAND的输入端连接；所述第一与非门NAND的另一输入端与正向输入时钟信号Clkin⁺及所述第二电压信号(V_delay)连接，所述第一与非门NAND的输出端与所述第一PMOS管M1的栅极连接；

所述第三NMOS管M_n2的源极与所述第四NMOS管M_n3的漏极连接，所述第四NMOS管M_n3的源极与所述第五NMOS管M_n4的漏极连接，所述第五NMOS管M_n4的源极接地；所述第五NMOS管M_n4的栅极接第一使能控制信号Enable₁，所述正向输入时钟信号Clkin⁺及所述第二电压信号V_delay连接所述第八反相器I₈后与所述第四NMOS管M_n3的栅极连接。

其中，所述电荷泵环路包括：启动电路，电荷泵，二阶低通滤波器以及抖动退化放大器；其中，

所述启动电路用于对结合式电荷泵的初始状态进行设置；

所述电荷泵用于将所述输出控制电路输出的时钟信号的占空比偏差信号转化为两个电流信号；

所述二阶低通滤波器用于将所述电荷泵输出的两个电流信号转化为相互跟随的电压信号；

所述抖动退化放大器用于将所述相互跟随的电压信号转化为所述第一电压信号。

其中，所述启动电路包括：第二或非门NOR₁、第二与非门NAND₁、第三与非门NAND₂、第十三反相器I₁₃、第十四反相器I₁₄、第十五反相器I₁₅、第一传输门T₁、第二传输门T₂、第三传输门T₃和第四传输门T₄；其中，

所述输出控制电路输出的时钟信号Clkout⁺和第二使能控制信号Enable₂作为第二或非门NOR₁的输入，所述第二或非门NOR₁的输出一方面作为第二与非门NAND₁的一个输入，另一方面也作为所述第三与非门NAND₂的一个输入；

一电源VDD接所述第一传输门T₁的输入端，所述第一传输门T₁的控制信号反相端口接正向输入时钟信号Clkin⁺，所述第一传输门T₁的控制信号正相端口接反向输入时钟信号Clkin-，所述第一传输门T₁的输出端与所述第二传输门T₂的输入端连接并与所述第二与非门NAND₁的另一个输入端连接，所述第二传输门T₂的控制控制信号反相端口接正向输入时钟信号Clkin⁺，所述第二传输门T₂的控制信号正相端口接反向输入时钟信号Clkin-；所述第二传输门T₂的输出端和所述第二与非门NAND₁的输出端连接并串联所述第十三反相器I₁₃后作为所述第三传输门T₃的输入，所述第三传输门T₃的控制控制信号反相端口接正向输入时钟信号Clkin⁺，所述第三传输门T₃的控制信号正相端口接反向输入时钟信号Clkin-；

所述第三传输门T₃的输出端一方面作为所述第三与非门NAND₂的另一个输入，另一方面于所述第四传输门T₄的输入端连接；所述第三与非门NAND₂的输出端一方面串联所述第十四反相器I₁₄后与所述第四传输门T₄的输出端连接，另一方面串联所述第十五反相器I₁₅后输出第一启动信号startup；所述第四传输门T₄的的控制控制信号反相端口接正向输入时钟信号Clkin⁺，所述第四传输门T₄的控制信号正相端口接反向输入时钟信号Clkin-。

其中，所述电荷泵包括：第六PMOS管M₇、第七PMOS管M₉、第七NMOS管M₈、第八NMOS管M₁₀、第九NMOS管M₁₁、一电流源I_P和一电流沉I_N；其中，

所述输出控制电路输出的时钟信号Clkout⁺依次串联第十六反相器I₁₆、第十七反相器I₁₇、第十八反相器I₁₈后输出反向时钟信号Clkout^—；

一电源VDD接所述电流源I_P的输入端，所述电流源I_P的输出端接分别接所述第六PMOS管M₇的源极和所述第七PMOS管M₉的源极，所述第六PMOS管M₇的栅极与所述第七NMOS管M₈的栅极连接并与所述时钟信号Clkout⁺连接，所述第六PMOS管M₇的漏极与所述第七NMOS管M₈的漏极连接并输出第一电流信号I_c2；所述第七NMOS管M₈的源极与所述第八NMOS管M₁₀的源极连接并与所述电流沉I_N的输入端连接，所述电流沉I_N的输出端接地；所述第八NMOS管M₁₀的栅极与所述第七PMOS管M₉的栅极连接并与所述反向时钟信号Clkout^—连接，所述第七PMOS管M₉的漏极和所述第八NMOS管M₁₀的漏极连接一方面输出第二电流信号I_c1，另一方面与所述第九NMOS管M₁₁的漏极连接，所述第九NMOS管M₁₁的源极接地，所述第九NMOS管M₁₁的栅极接所述第一启动信号startup。

其中，所述二阶低通滤波器包括：第一电阻R₁₁、第二电阻R₁₂、第一电容C₂、第二电容C₁₁和第三电容C₁₂；其中，

所述第二电容C₁₁、所述第一电阻R₁₁、所述第一电容C₂、所述第二电阻R₁₂和所述第三电容C₁₂依次串联，所述第二电容C₁₁的另一端接地，所述第三电容C₁₂的另一端接地；

所述第二电容C₁₁和所述第一电阻R₁₁的连接处一方面与与所述第一电流信号I_c2连接，另一方面输出第一偏置信号V_c2；所述第二电阻R₁₂和所述第三电容C₁₂的连接处一方面与所述第二电流信号I_c1连接，另一方面输出第二偏置信号V_c1。

其中，所述抖动退化放大器包括：第八PMOS管M₂₁、第九PMOS管M₂₃、第十PMOS管M₂₇、第十一PMOS管M₂₉、第十NMOS管M₂₂、第十一NMOS管M₂₄、第十二NMOS管M₂₅、第十三NMOS管M₂₆、第十四NMOS管M₂₈、第十五NMOS管M₂₀和第三电阻R₂；其中，

所述第八PMOS管M₂₁的源极接一电源VDD，所述第八PMOS管M₂₁的栅极与所述第九PMOS管M₂₃的栅极相连，所述第八PMOS管M₂₁的漏极与所述第十NMOS管M₂₂的漏极连接，所述第十NMOS管M₂₂的栅极与所述第十三NMOS管M₂₆的栅极相连，所述第十NMOS管M₂₂的源极接地；所述第十三NMOS管M₂₆的源极接地，所述第十三NMOS管M₂₆的漏极与所述第十一NMOS管M₂₄的源极和所述第十二NMOS管M₂₅的源极连接，所述第十一NMOS管M₂₄的栅极和漏极短接并一方面与所述第一偏置信号V_c2连接，另一方面与所述第九PMOS管M₂₃的漏极连接，所述第九PMOS管M₂₃的源极接所述电源VDD；

所述电源VDD还与所述第十二NMOS管M₂₅的漏极连接，所述第十二NMOS管M₂₅的栅极与所述第十PMOS管M₂₇的栅极连接并与所述第二偏置信号V_c1连接；所述第十PMOS管M₂₇的源极与第三电阻R₂连接，所述第三电阻R₂的另一端与所述电源VDD连接，所述第十PMOS管M₂₇的漏极与所述第十四NMOS管M₂₈的漏极连接，所述第十四NMOS管M₂₈的源极接地，所述第十五NMOS管M₂₀的栅极和漏极短接后与所述第十四NMOS管M₂₈的栅极连接，且与所述第十一PMOS管M₂₉的栅极和漏极连接并输出所述第一电压信号V_ctrl；

所述第十五NMOS管M₂₀的源极接地，所述第十一PMOS管M₂₉的源极接所述电源VDD。

其中，所述压控延时电路包括：反相器、充放电电容C1和施密特触发器；

所述施密特触发器用于抑制所述反相器翻转阈值处引入的噪声。

其中，所述反相器包括：第十二PMOS管M₃₁、第十六NMOS管M₃₂和第十七NMOS管M₃₃；其中，

所述第十二PMOS管M₃₁的源极接高电平，所述第十二PMOS管M₃₁的栅极与所述第十六NMOS管M₃₂的栅极连接并接所述反向时钟信号Clkout^—；所述第十二PMOS管M₃₁的漏极与所述第十六NMOS管M₃₂的漏极连接并与所述充放电电容C1的一端连接，所述充放电电容C1的另一端接地；所述第十六NMOS管M₃₂的源极与所述第十七NMOS管M₃₃的漏极连接，所述第十七NMOS管M₃₃的源极接地，所述第十七NMOS管M₃₃的栅极与所述第一电压信号V_ctrl连接。

其中，所述施密特触发器包括：第十三PMOS管M₃₄、第十四PMOS管M₃₅、第十五PMOS管M₃₆、第十八NMOS管M₃₇、第十九NMOS管M₃₈，第二十NMOS管M₃₉、第十九反相器I₁₉和第二十反相器I₂₀；其中，

所述充放电电容C1的非接地端还与所述第十五PMOS管M₃₆的栅极和所述第十八NMOS管M₃₇的栅极连接，所述第十五PMOS管M₃₆的漏极和所述第十八NMOS管M₃₇的漏极连接后与所述第十九反相器I₁₉的输入端连接；所述第十五PMOS管M₃₆的源极与所述第十三PMOS管M₃₄的漏极和所述第十四PMOS管M₃₅的漏极连接，所述第十三PMOS管M₃₄的源极和所述第十四PMOS管M₃₅源极连接并连接高电平，所述第十三PMOS管M₃₄的栅极接地；

所述第十八NMOS管M₃₇的源极与所述第十九NMOS管M₃₈的漏极和所述第二十NMOS管M₃₉的漏极连接，所述第十九NMOS管M₃₈的源极和所述第二十NMOS管M₃₉的源极连接并接地，所述第十九NMOS管M₃₈的栅极接高电平；所述第二十NMOS管M₃₉的栅极、所述第十九反相器I₁₉的输出端和所述第十四PMOS管M₃₅的栅极连接后与所述第二十反相器I₂₀的输入端连接，所述第二十反相器I₂₀的输出端输出所述第二电压信号V_delay。

本发明的上述技术方案至少具有如下有益效果：

本发明实施例的用于流水线型模数转换器的时钟占空比校准电路中，通过在延迟锁相环的体系结构上采用单边沿微分电路控制输出时钟信号，利用电荷泵环路将输出时钟信号的占空比转换为对低通滤波器注入或提取的电荷量的大小，从而完成对输出时钟占空比的检测，控制后级压控延迟电路的延迟时间，输出精确的50％占空比时钟信号；为流水线型模数转换器提高50％占空比时钟信号，能够稳定的满足整体模数转换器的要求，提高模数转换器的工作效率。

附图说明

图1表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的基本组成结构示意图；

图2表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的下降沿检测电路图；

图3表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的上升沿检测电路图；

图4表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的启动电路图；

图5表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的电荷泵环路以及压控延时电路的电路图；

图6表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的低通滤波器和抖动退化放大器的电路图。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明针对现有技术中锁相环或延迟锁相环都只能锁定输入输出信号的频率和相位，不能实现既定的占空比指标的问题，提供一种用于流水线型模数转换器的时钟占空比校准电路中，通过在延迟锁相环的体系结构上采用单边沿微分电路控制输出时钟信号，利用电荷泵环路将输出时钟信号的占空比转换为对低通滤波器注入或提取的电荷量的大小，从而完成对输出时钟占空比的检测，控制后级压控延迟电路的延迟时间，输出精确的50％占空比时钟信号；为流水线型模数转换器提高50％占空比时钟信号，能够稳定的满足整体模数转换器的要求，提高模数转换器的工作效率。

如图1所示，本发明实施例提供一种用于流水线型模数转换器的时钟占空比校准电路，包括：

上升沿检测电路1，用于获取低电平窄脉冲信号；

下降沿检测电路2，用于获取高电平窄脉冲信号；

输出控制电路3，用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出时钟信号；

电荷泵环路4，用于将所述输出时钟信号的占空比偏差信号转化为第一电压信号；

压控延时电路5，用于将所述第一电压信号进行延时处理，得到第二电压信号，并输出给所述上升沿检测电路1；

所述上升沿检测电路1获取所述第二电压信号的低电平窄脉冲信号，通过所述输出控制电路3输出预设占空比时钟信号。

本发明上述实施例中，分别采用了结合式电荷泵环路4和压控延时电路5，降低了环路设计的复杂度，减小了时钟抖动。上升沿检测电路1与下降沿检测电路2通过一系列缓冲器、组合逻辑与反馈产生，对正反向时钟输入信号不断地进行边沿检测，输出短脉冲信号的电路。之后，短脉冲信号通过一个由M₁和M₂组成的伪NMOS逻辑输出控制电路3，输出时钟信号。结合式电荷泵将输出控制电路输出的时钟信号的占空比偏差信号转化为电流信号，低通滤波器将电荷泵输出的两路电流信号转化为两个相互跟随的电压信号，通过跟随器与抖动退化放大器输出反馈控制信号，经过压控延时电路5进而调制信号到精确的50％占空比。

具体的，本发明上述实施例中，如图1所示，所述输出控制电路3包括：第一PMOS管M1和第一NMOS管M2；其中，

所述第一PMOS管M1的源极接高电平，所述第一PMOS管M1的栅极接所述上升沿检测电路的输出端，所述第一PMOS管M1的漏极与所述第一NMOS管M2的漏极连接并输出所述时钟信号，所述第一NMOS管M2的源极接地，所述第一NMOS管M2的栅极接所述下将沿检测电路的输出端。

本发明具体实施例中，第一PMOS管M1和第一NMOS管M2组成伪NMOS逻辑输出控制电路，M1和M2作为开关管用。

本发明的具体实施例中，如图2所示，所述下降沿检测电路2包括：第二PMOS管M_P1、第三PMOS管M_P2、第二NMOS管M_N1、第一反相器I₁、第二反相器I₂、第三反相器I₃、第四反相器I₄、第五反相器I₅、第六反相器I₆、第七反相器I₇以及第一或非门NOR；其中，

反向输入时钟信号Clkin^-一方面与所述第三反相器I₃连接，另一方面串联所述第一反相器I₁、第二反相器I₂，所述第二反相器I₂的输出端与所述第三PMOS管M_P2的栅极连接，所述第三PMOS管M_P2的源极接高电平，所述第三PMOS管M_P2的漏极与所述第二PMOS管M_P1的源极连接，所述第二PMOS管M_P1的漏极和所述第二NMOS管M_N1的漏极连接并与所述第七反相器I₇的输入端连接，所述第二NMOS管M_N1的源极接地；所述第七反相器I₇的输出端与所述第一或非门NOR的输入端连接，所述第一或非门NOR的另一输入端与所述第三反相器I₃的输出端连接；所述第一或非门NOR的输出端与所述第一NMOS管M2的栅极连接；

所述输出控制电路输出的时钟信号Clkout⁺串联所述第四反相器I₄、第五反相器I₅和第六反相器I₆后与所述第二PMOS管M_P1的栅极和所述第二NMOS管M_N1的栅极连接，所述第二PMOS管M_P1的栅极和所述第二NMOS管M_N1的栅极相连。

本发明上述实施例中，下降沿检测电路的输入信号为反向时钟输入，输出下降信号Fall。该下降沿检测电路2，主要实现对输入信号与输出的时钟反馈信号经过或非门鉴相产生触发时钟输出电平下拉的高电平窄脉冲控制电压信号。

本发明具体实施例中，如图3所示，所述上升沿检测电路1包括：第四PMOS管M_p3、第三NMOS管M_n2、第四NMOS管M_n3、第五NMOS管M_n4、第八反相器I₈、第九反相器I₉、第十反相器I₁₀、第十一反相器I₁₁、第十二反相器I₁₂和第一与非门NAND；其中，

所述输出控制电路输出的时钟信号Clkout⁺串联所述第十反相器I₁₀、第十一反相器I₁₁和第十二反相器I₁₂后连接所述第四PMOS管M_p3的栅极和所述第三NMOS管M_n2栅极，所述第四PMOS管M_p3的栅极和所述第三NMOS管M_n2栅极相连；所述第四PMOS管M_p3的源极接高电平，所述第四PMOS管M_p3的漏极与所述第三NMOS管M_n2的漏极连接并与所述第九反相器I₉的输入端连接；所述第九反相器I₉的输出端与所述第一与非门NAND的输入端连接；所述第一与非门NAND的另一输入端与正向输入时钟信号Clkin⁺及所述第二电压信号(V_delay)连接，所述第一与非门NAND的输出端与所述第一PMOS管M1的栅极连接；

所述第三NMOS管M_n2的源极与所述第四NMOS管M_n3的漏极连接，所述第四NMOS管M_n3的源极与所述第五NMOS管M_n4的漏极连接，所述第五NMOS管M_n4的源极接地；所述第五NMOS管M_n4的栅极接第一使能控制信号Enable₁，所述正向输入时钟信号Clkin⁺及所述第二电压信号V_delay连接接所述第八反相器I₈后与所述第四NMOS管M_n3的栅极连接。

本发明上述实施例中，上升沿检测电路1的输入信号为正向时钟输入，输出上升信号；该上升沿检测电路1，与下降沿检测电路2不同的是上升沿检测电路1不再对输入时钟信号边沿进行检测，根据***电路整体设计，时钟上升沿检测电路对压控延迟电路5的输出信号V_delay边沿进行检测，并输出脉冲宽度为设计延迟时间的低电平窄脉冲，从而触发输出时钟控制电路M₂管产生输出时钟高电平。

具体的，Up和Fall信号分别为下降沿检测电路与上升沿检测电路的输出信号，Clkout+即为正向输出时钟信号。当Up为低时，M_P管导通，Clkout+为高电平，当Fall为高时，M_N管导通，Clkout+为低电平。

本发明的具体实施例中，如图1所示，所述电荷泵环路4包括：启动电路41，电荷泵42，二阶低通滤波器43以及抖动退化放大器44；其中，

所述启动电路41用于对结合式电荷泵43的初始状态进行设置；

所述电荷泵42用于将所述输出控制电路3输出的时钟信号的占空比偏差信号转化为两个电流信号；

所述二阶低通滤波器43用于将所述电荷泵42输出的两个电流信号转化为相互跟随的电压信号；

所述抖动退化放大器44用于将所述相互跟随的电压信号转化为所述第一电压信号。

具体的，本发明实施例中，如图4所示，所述启动电路41包括：第二或非门NOR₁、第二与非门NAND₁、第三与非门NAND₂、第十三反相器I₁₃、第十四反相器I₁₄、第十五反相器I₁₅、第一传输门T₁、第二传输门T₂、第三传输门T₃和第四传输门T₄；其中，

所述输出控制电路输出的时钟信号Clkout⁺和第二使能控制信号Enable₂作为第二或非门NOR₁的输入，所述第二或非门NOR₁的输出一方面作为第二与非门NAND₁的一个输入，另一方面也作为所述第三与非门NAND₂的一个输入；

一电源VDD接所述第一传输门T₁的输入端，所述第一传输门T₁的控制信号反相端口接正向输入时钟信号Clkin⁺，所述第一传输门T₁的控制信号正相端口接反向输入时钟信号Clkin-，所述第一传输门T₁的输出端与所述第二传输门T₂的输入端连接并与所述第二与非门NAND₁的另一个输入端连接，所述第二传输门T₂的控制控制信号反相端口接正向输入时钟信号Clkin⁺，所述第二传输门T₂的控制信号正相端口接反向输入时钟信号Clkin-；所述第二传输门T₂的输出端和所述第二与非门NAND₁的输出端连接并串联所述第十三反相器I₁₃后作为所述第三传输门T₃的输入，所述第三传输门T₃的控制控制信号反相端口接正向输入时钟信号Clkin⁺，所述第三传输门T₃的控制信号正相端口接反向输入时钟信号Clkin-；

所述第三传输门T₃的输出端一方面作为所述第三与非门NAND₂的另一个输入，另一方面于所述第四传输门T₄的输入端连接；所述第三与非门NAND₂的输出端一方面串联所述第十四反相器I₁₄后与所述第四传输门T₄的输出端连接，另一方面串联所述第十五反相器I₁₅后输出第一启动信号startup；所述第四传输门T₄的的控制控制信号反相端口接正向输入时钟信号Clkin⁺，所述第四传输门T₄的控制信号正相端口接反向输入时钟信号Clkin-。

较佳的，本发明上述实施例中，Enable₁为0时有效，与Enable₂相反(即Enable₂为1时有效)。且电路正常工作时Enable₁置于1。

具体的，本发明上述实施例中，如图5所示，所述电荷泵42包括：第六PMOS管M₇、第七PMOS管M₉、第七NMOS管M₈、第八NMOS管M₁₀、第九NMOS管M₁₁、一电流源I_P和一电流沉I_N；其中，

所述输出控制电路输出的时钟信号Clkout⁺依次串联第十六反相器I₁₆、第十七反相器I₁₇、第十八反相器I₁₈后输出反向时钟信号Clkout^—；

一电源VDD接所述电流源I_P的输入端，所述电流源I_P的输出端接分别接所述第六PMOS管M₇的源极和所述第七PMOS管M₉的源极，所述第六PMOS管M₇的栅极与所述第七NMOS管M₈的栅极连接并与所述时钟信号Clkout⁺连接，所述第六PMOS管M₇的漏极与所述第七NMOS管M₈的漏极连接并输出第一电流信号I_c2；所述第七NMOS管M₈的源极与所述第八NMOS管M₁₀的源极连接并与所述电流沉I_N的输入端连接，所述电流沉I_N的输出端接地；所述第八NMOS管M₁₀的栅极与所述第七PMOS管M₉的栅极连接并与所述反向时钟信号Clkout^—连接，所述第七PMOS管M₉的漏极和所述第八NMOS管M₁₀的漏极连接一方面输出第二电流信号I_c1，另一方面与所述第九NMOS管M₁₁的漏极连接，所述第九NMOS管M₁₁的源极接地，所述第九NMOS管M₁₁的栅极接所述第一启动信号startup。

本发明实施例中，电荷泵环路在工作初始时刻由第一启动信号startup通过M₁₁对电荷泵节点V_C1的放电。在启动结束时刻，与V_C1反比关系的压控延迟电路控制电压V_ctrl处于最大值，进而使压控延迟电路产生最小延迟时间，导致整体占空比调制电路输出时钟在启动结束时刻的输出时钟脉冲宽度达到最大值。电荷泵采用全差分结构，两条支路分别由正反向输出时钟信号控制。由于使用单一控制信号，消除了传统电荷泵不同控制信号间的延迟问题，此外，差分结构的使用保证了在整个时钟周期内，电流源I_P电流沉I_N均有电流通路，避免了单端电荷泵充、放电电流的“断流”现象，提高了输出电流的稳定性。且通过使用相同尺寸M₇，M₈，M₉，M₁₀管以及偏置管使电荷泵电流源与电流沉漏极电压与其偏置管漏极电压相等，从而避免了因沟道调制效应引起的充放电电流失配。

本发明具体实施例中，如图6所示，所述二阶低通滤波器43包括：第一电阻R₁₁、第二电阻R₁₂、第一电容C₂、第二电容C₁₁和第三电容C₁₂；其中，

所述第二电容C₁₁、所述第一电阻R₁₁、所述第一电容C₂、所述第二电阻R₁₂和所述第三电容C₁₂依次串联，所述第二电容C₁₁的另一端接地，所述第三电容C₁₂的另一端接地；

所述第二电容C₁₁和所述第一电阻R₁₁的连接处一方面与与所述第一电流信号I_c2连接，另一方面输出第一偏置信号V_c2；所述第二电阻R₁₂和所述第三电容C₁₂的连接处一方面与所述第二电流信号I_c1连接，另一方面输出第二偏置信号V_c1。

本发明实施例中，低通滤波器43的作用在于将电荷泵42输出电流信号转化为电压信号，由于使用结合式电荷泵，故需要两个对称的低通滤波结构。为减少面积的损失，提出低通滤波器的结构采用带密勒电容的二阶低通滤波器，由电容值相同的C₁₁与C₁₂、C₂以及电阻值相同的R₁₁与R₁₂组成。该结构可以提供的输入占空比范围更大。它被加在电荷泵输出两端将电流信号转化为电压信号V_C1与V_C2，使得V_C1与V_C2在同一时间内完成充放电。

具体的，所述抖动退化放大器44包括：第八PMOS管M₂₁、第九PMOS管M₂₃、第十PMOS管M₂₇、第十一PMOS管M₂₉、第十NMOS管M₂₂、第十一NMOS管M₂₄、第十二NMOS管M₂₅、第十三NMOS管M₂₆、第十四NMOS管M₂₈、第十五NMOS管M₂₀和第三电阻R₂；其中，

所述第八PMOS管M₂₁的源极接一电源VDD，所述第八PMOS管M₂₁的栅极与所述第九PMOS管M₂₃的栅极相连，所述第八PMOS管M₂₁的漏极与所述第十NMOS管M₂₂的漏极连接，所述第十NMOS管M₂₂的栅极与所述第十三NMOS管M₂₆的栅极相连，所述第十NMOS管M₂₂的源极接地；所述第十三NMOS管M₂₆的源极接地，所述第十三NMOS管M₂₆的漏极与所述第十一NMOS管M₂₄的源极和所述第十二NMOS管M₂₅的源极连接，所述第十一NMOS管M₂₄的栅极和漏极短接并一方面与所述第一偏置信号V_c2连接，另一方面与所述第九PMOS管M₂₃的漏极连接，所述第九PMOS管M₂₃的源极接所述电源VDD；

所述电源VDD还与所述第十二NMOS管M₂₅的漏极连接，所述第十二NMOS管M₂₅的栅极与所述第十PMOS管M₂₇的栅极连接并与所述第二偏置信号V_c1连接；所述第十PMOS管M₂₇的源极与第三电阻R₂连接，所述第三电阻R₂的另一端与所述电源VDD连接，所述第十PMOS管M₂₇的漏极与所述第十四NMOS管M₂₈的漏极连接，所述第十四NMOS管M₂₈的源极接地，所述第十五NMOS管M₂₀的栅极和漏极短接后与所述第十四NMOS管M₂₈的栅极连接，且与所述第十一PMOS管M₂₉的栅极和漏极连接并输出所述第一电压信号V_ctrl；

所述第十五NMOS管M₂₀的源极接地，所述第十一PMOS管M₂₉的源极接所述电源VDD。

本发明上述实施例中，电荷共享效应会使电荷泵节点电压V_C1产生跳变，影响时钟信号精度。对于电荷共享效应的抑制，于是在全差分电荷泵的基础上，在电荷泵两条对称支路之间加一个跟随器电路。跟随器电路由MOS管M₂₁、M₂₂、M₂₃、M₂₄、M₂₅和M₂₆组成，其中M₂₅为V_C1的输入管，M₂₄以二极管连接形式对M₂₅的漏极电位进行提升，由于M₂₄与M₂₅管子尺寸相同，故V_C1＝V_C2，进而产生电压钳位作用，从而抑制了电荷共享效应。同理，在自偏置环路中通过抖动退化放大器负反馈作用使V_C3＝V_C1。

为降低电荷泵输出电压的波动，电路设计中采用抖动退化放大器和低通滤波器以减少电荷输出电压纹波幅度。在电路设计中通过引入低通滤波器可以一定程度上消除高频杂散的影响，但是低通滤波电容的值不能很大，否则造成面积的损失。于是在V_C1与V_ctrl间设计使用带源级负反馈的共源级电路做抖动退化放大器，减小了输出控制电压的纹波大小，从而提高整体占空比调制电路特性降低时钟抖动。抖动退化放大器由R₂、M₂₇和M₂₈组成，输入电压V_C1通过抖动退化放大器的放大，输出为控制电压V_ctrl，以驱动压控延迟线来产生不同的延迟时间。

本发明上述实施例中，如图5所示，所述压控延时电路5包括：反相器51、充放电电容C1和施密特触发器52；

所述施密特触发器52用于抑制所述反相器51翻转阈值处引入的噪声。

其中，所述反相器51包括：第十二PMOS管M₃₁、第十六NMOS管M₃₂和第十七NMOS管M₃₃；其中，

所述第十二PMOS管M₃₁的源极接高电平，所述第十二PMOS管M₃₁的栅极与所述第十六NMOS管M₃₂的栅极连接并接所述反向时钟信号Clkout^—；所述第十二PMOS管M₃₁的漏极与所述第十六NMOS管M₃₂的漏极连接并与所述充放电电容C1的一端连接，所述充放电电容C1的另一端接地；所述第十六NMOS管M₃₂的源极与所述第十七NMOS管M₃₃的漏极连接，所述第十七NMOS管M₃₃的源极接地，所述第十七NMOS管M₃₃的栅极与所述第一电压信号V_ctrl连接。

具体的，本发明实施例中，所述施密特触发器52包括：第十三PMOS管M₃₄、第十四PMOS管M₃₅、第十五PMOS管M₃₆、第十八NMOS管M₃₇、第十九NMOS管M₃₈，第二十NMOS管M₃₉、第十九反相器I₁₉和第二十反相器I₂₀；其中，

所述充放电电容C1的非接地端还与所述第十五PMOS管M₃₆的栅极和所述第十八NMOS管M₃₇的栅极连接，所述第十五PMOS管M₃₆的漏极和所述第十八NMOS管M₃₇的漏极连接后与所述第十九反相器I₁₉的输入端连接；所述第十五PMOS管M₃₆的源极与所述第十三PMOS管M₃₄的漏极和所述第十四PMOS管M₃₅的漏极连接，所述第十三PMOS管M₃₄的源极和所述第十四PMOS管M₃₅源极连接并连接高电平，所述第十三PMOS管M₃₄的栅极接地；

所述第十八NMOS管M₃₇的源极与所述第十九NMOS管M₃₈的漏极和所述第二十NMOS管M₃₉的漏极连接，所述第十九NMOS管M₃₈的源极和所述第二十NMOS管M₃₉的源极连接并接地，所述第十九NMOS管M₃₈的栅极接高电平；所述第二十NMOS管M₃₉的栅极、所述第十九反相器I₁₉的输出端和所述第十四PMOS管M₃₅的栅极连接后与所述第二十反相器I₂₀的输入端连接，所述第二十反相器I₂₀的输出端输出所述第二电压信号V_delay。

本发明上述实施例中，压控延迟电路5通过调节电容C₁的充放电时间来实现脉冲延时，当反向时钟输出信号为低电平时，V_E(如图5所示)通过开关管M₃₁充电到电源电压VDD；当反向输出时钟信号为高电平时，开关管M₃₂导通，M₃₃管对电容C₁进行放电，而放电电流受M₃₃管的漏电流控制，所以电路的延时由V_ctrl控制。为降低时钟边沿抖动，使用M₃₄、M₃₅、M₃₆、M₃₇、M₃₈和M₃₉与两个反相器(I₁₉、I₂₀)组成施密特触发器对V_E信号进行锁存调整，最终输出延迟信号V_delay。施密特触发器主要有两个作用：第一，由于施密特触发器的翻转电平大于或小于反相器的阈值电压1/2VDD，所以触发器可以抑制反相器翻转阈值处引入的噪声；第二，施密特触发器具有正反馈环路，输出信号有更大的边沿增益，从而降低输出时钟抖动。

具体的，本发明涉及一种用于13位200MSPS流水线的A/D转换器的时钟占空比调制电路，其输入频率可调制，范围在20MHz到500MHz，输入时钟占空比可调制，范围在10％到90％。时钟占空比调制电路基于延迟锁相环原理，包含上升沿检测电路、下降沿检测电路、输出控制级、启动电路、带二阶滤波的结合式电荷泵以及压控延时线。其中上升沿检测电路与下降沿检测电路是通过一系列缓冲器、组合逻辑与反馈产生的，对经由后级电路不断的调制时钟输出信号始终进行边沿检测，输出短脉冲信号，之后，短脉冲信号通过一个由伪NMOS逻辑组成的输出控制级，产生时钟输出信号；结合式电荷泵将输出信号的占空比偏差信号转化为电流信号；低通滤波器将电荷泵输出的两路电流信号转化为两个相互跟随的电压信号，通过单级跨导放大器输出控制信号；最后输出控制信号经过压控延时线进而将信号调制到50％的占空比。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种用于流水线型模数转换器的时钟占空比校准电路，其特征在于，包括：

上升沿检测电路，用于获取低电平窄脉冲信号；

下降沿检测电路，用于获取高电平窄脉冲信号；

输出控制电路，用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出时钟信号；

电荷泵环路，用于将所述输出时钟信号的占空比偏差信号转化为第一电压信号；

压控延时电路，用于将所述第一电压信号进行延时处理，得到第二电压信号，并输出给所述上升沿检测电路；

所述上升沿检测电路获取所述第二电压信号的低电平窄脉冲信号，通过所述输出控制电路输出预设占空比时钟信号。

2.根据权利要求1所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述输出控制电路包括：第一PMOS管(M₁)和第一NMOS管(M₂)；其中，

所述第一PMOS管(M₁)的源极接高电平，所述第一PMOS管(M₁)的栅极接所述上升沿检测电路的输出端，所述第一PMOS管(M₁)的漏极与所述第一NMOS管(M₂)的漏极连接并输出所述时钟信号，所述第一NMOS管(M₂)的源极接地，所述第一NMOS管(M₂)的栅极接所述下将沿检测电路的输出端。

3.根据权利要求2所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述下降沿检测电路包括：第二PMOS管(M_P1)、第三PMOS管(M_P2)、第二NMOS管(M_N1)、第一反相器(I₁)、第二反相器(I₂)、第三反相器(I₃)、第四反相器(I₄)、第五反相器(I₅)、第六反相器(I₆)、第七反相器(I₇)以及第一或非门(NOR)；其中，

反向输入时钟信号(Clkin^-)一方面与所述第三反相器(I₃)连接，另一方面串联所述第一反相器(I₁)、第二反相器(I₂)，所述第二反相器(I₂)的输出端与所述第三PMOS管(M_P2)的栅极连接，所述第三PMOS管(M_P2)的源极接高电平，所述第三PMOS管(M_P2)的漏极与所述第二PMOS管(M_P1)的源极连接，所述第二PMOS管(M_P1)的漏极和所述第二NMOS管(M_N1)的漏极连接并与所述第七反相器(I₇)的输入端连接，所述第二NMOS管(M_N1)的源极接地；所述第七反相器(I₇)的输出端与所述第一或非门(NOR)的输入端连接，所述第一或非门(NOR)的另一输入端与所述第三反相器(I₃)的输出端连接；所述第一或非门(NOR)的输出端与所述第一NMOS管(M2)的栅极连接；

所述输出控制电路输出的时钟信号(Clkout⁺)串联所述第四反相器(I₄)、第五反相器(I₅)和第六反相器(I₆)后与所述第二PMOS管(M_P1)的栅极和所述第二NMOS管(M_N1)的栅极连接，所述第二PMOS管(M_P1)的栅极和所述第二NMOS管(M_N1)的栅极相连。

4.根据权利要求2所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述上升沿检测电路包括：第四PMOS管(M_p3)、第三NMOS管(M_n2)、第四NMOS管(M_n3)、第五NMOS管(M_n4)、第八反相器(I₈)、第九反相器(I₉)、第十反相器(I₁₀)、第十一反相器(I₁₁)、第十二反相器(I₁₂)和第一与非门(NAND)；其中，

所述输出控制电路输出的时钟信号(Clkout⁺)串联所述第十反相器(I₁₀)、第十一反相器(I₁₁)和第十二反相器(I₁₂)后连接所述第四PMOS管(M_p3)的栅极和所述第三NMOS管(M_n2)栅极，所述第四PMOS管(M_p3)的栅极和所述第三NMOS管(M_n2)栅极相连；所述第四PMOS管(M_p3)的源极接高电平，所述第四PMOS管(M_p3)的漏极与所述第三NMOS管(M_n2)的漏极连接并与所述第九反相器(I₉)的输入端连接；所述第九反相器(I₉)的输出端与所述第一与非门(NAND)的输入端连接；所述第一与非门(NAND)的另一输入端与正向输入时钟信号(Clkin⁺)及所述第二电压信号(V_delay)连接，所述第一与非门(NAND)的输出端与所述第一PMOS管(M1)的栅极连接；

所述第三NMOS管(M_n2)的源极与所述第四NMOS管(M_n3)的漏极连接，所述第四NMOS管(M_n3)的源极与所述第五NMOS管(M_n4)的漏极连接，所述第五NMOS管(M_n4)的源极接地；所述第五NMOS管(M_n4)的栅极接第一使能控制信号(Enable₁)，所述正向输入时钟信号(Clkin⁺)及所述第二电压信号(V_delay)连接所述第八反相器(I₈)后与所述第四NMOS管(M_n3)的栅极连接。

5.根据权利要求1所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述电荷泵环路包括：启动电路，电荷泵，二阶低通滤波器以及抖动退化放大器；其中，

所述启动电路用于对结合式电荷泵的初始状态进行设置；

所述电荷泵用于将所述输出控制电路输出的时钟信号的占空比偏差信号转化为两个电流信号；

所述二阶低通滤波器用于将所述电荷泵输出的两个电流信号转化为相互跟随的电压信号；

所述抖动退化放大器用于将所述相互跟随的电压信号转化为所述第一电压信号。

6.根据权利要求5所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述启动电路包括：第二或非门(NOR₁)、第二与非门(NAND₁)、第三与非门(NAND₂)、第十三反相器(I₁₃)、第十四反相器(I₁₄)、第十五反相器(I₁₅)、第一传输门(T₁)、第二传输门(T₂)、第三传输门(T₃)和第四传输门(T₄)；其中，

所述输出控制电路输出的时钟信号(Clkout⁺)和第二使能控制信号(Enable₂)作为第二或非门(NOR₁)的输入，所述第二或非门(NOR₁)的输出一方面作为第二与非门(NAND₁)的一个输入，另一方面也作为所述第三与非门(NAND₂)的一个输入；

一电源(VDD)接所述第一传输门(T₁)的输入端，所述第一传输门(T₁)的控制信号反相端口接正向输入时钟信号(Clkin⁺)，所述第一传输门(T₁)的控制信号正相端口接反向输入时钟信号(Clkin-)，所述第一传输门(T₁)的输出端与所述第二传输门(T₂)的输入端连接并与所述第二与非门(NAND₁)的另一个输入端连接，所述第二传输门(T₂)的控制控制信号反相端口接正向输入时钟信号(Clkin⁺)，所述第二传输门(T₂)的控制信号正相端口接反向输入时钟信号(Clkin-)；所述第二传输门(T₂)的输出端和所述第二与非门(NAND₁)的输出端连接并串联所述第十三反相器(I₁₃)后作为所述第三传输门(T₃)的输入，所述第三传输门(T₃)的控制控制信号反相端口接正向输入时钟信号(Clkin⁺)，所述第三传输门(T₃)的控制信号正相端口接反向输入时钟信号(Clkin-)；

所述第三传输门(T₃)的输出端一方面作为所述第三与非门(NAND₂)的另一个输入，另一方面于所述第四传输门(T₄)的输入端连接；所述第三与非门(NAND₂)的输出端一方面串联所述第十四反相器(I₁₄)后与所述第四传输门(T₄)的输出端连接，另一方面串联所述第十五反相器(I₁₅)后输出第一启动信号(startup)；所述第四传输门(T₄)的的控制控制信号反相端口接正向输入时钟信号(Clkin⁺)，所述第四传输门(T₄)的控制信号正相端口接反向输入时钟信号(Clkin-)。

7.根据权利要求6所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述电荷泵包括：第六PMOS管(M₇)、第七PMOS管(M₉)、第七NMOS管(M₈)、第八NMOS管(M₁₀)、第九NMOS管(M₁₁)、一电流源(I_P)和一电流沉(I_N)；其中，

所述输出控制电路输出的时钟信号(Clkout⁺)依次串联第十六反相器(I₁₆)、第十七反相器(I₁₇)和第十八反相器(I₁₈)后输出反向时钟信号(Clkout^—)；

一电源(VDD)接所述电流源(I_P)的输入端，所述电流源(I_P)的输出端接分别接所述第六PMOS管(M₇)的源极和所述第七PMOS管(M₉)的源极，所述第六PMOS管(M₇)的栅极与所述第七NMOS管(M₈)的栅极连接并与所述时钟信号(Clkout⁺)连接，所述第六PMOS管(M₇)的漏极与所述第七NMOS管(M₈)的漏极连接并输出第一电流信号(I_c2)；所述第七NMOS管(M₈)的源极与所述第八NMOS管(M₁₀)的源极连接并与所述电流沉(I_N)的输入端连接，所述电流沉(I_N)的输出端接地；所述第八NMOS管(M₁₀)的栅极与所述第七PMOS管(M₉)的栅极连接并与所述反向时钟信号(Clkout^—)连接，所述第七PMOS管(M₉)的漏极和所述第八NMOS管(M₁₀)的漏极连接一方面输出第二电流信号(I_c1)，另一方面与所述第九NMOS管(M₁₁)的漏极连接，所述第九NMOS管(M₁₁)的源极接地，所述第九NMOS管(M₁₁)的栅极接所述第一启动信号(startup)。

8.根据权利要求7所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述二阶低通滤波器包括：第一电阻(R₁₁)、第二电阻(R₁₂)、第一电容(C₂)、第二电容(C₁₁)和第三电容(C₁₂)；其中，

所述第二电容(C₁₁)、所述第一电阻(R₁₁)、所述第一电容(C₂)、所述第二电阻(R₁₂)和所述第三电容(C₁₂)依次串联，所述第二电容(C₁₁)的另一端接地，所述第三电容(C₁₂)的另一端接地；

所述第二电容(C₁₁)和所述第一电阻(R₁₁)的连接处一方面与与所述第一电流信号(I_c2)连接，另一方面输出第一偏置信号(V_c2)；所述第二电阻(R₁₂)和所述第三电容(C₁₂)的连接处一方面与所述第二电流信号(I_c1)连接，另一方面输出第二偏置信号(V_c1)。

9.根据权利要求8所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述抖动退化放大器包括：第八PMOS管(M₂₁)、第九PMOS管(M₂₃)、第十PMOS管(M₂₇)、第十一PMOS管(M₂₉)、第十NMOS管(M₂₂)、第十一NMOS管(M₂₄)、第十二NMOS管(M₂₅)、第十三NMOS管(M₂₆)、第十四NMOS管(M₂₈)、第十五NMOS管(M₂₀)和第三电阻(R₂)；其中，

所述第八PMOS管(M₂₁)的源极接一电源(VDD)，所述第八PMOS管(M₂₁)的栅极与所述第九PMOS管(M₂₃)的栅极相连，所述第八PMOS管(M₂₁)的漏极与所述第十NMOS管(M₂₂)的漏极连接，所述第十NMOS管(M₂₂)的栅极与所述第十三NMOS管(M₂₆)的栅极相连，所述第十NMOS管(M₂₂)的源极接地；所述第十三NMOS管(M₂₆)的源极接地，所述第十三NMOS管(M₂₆)的漏极与所述第十一NMOS管(M₂₄)的源极和所述第十二NMOS管(M₂₅)的源极连接，所述第十一NMOS管(M₂₄)的栅极和漏极短接并一方面与所述第一偏置信号(V_c2)连接，另一方面与所述第九PMOS管(M₂₃)的漏极连接，所述第九PMOS管(M₂₃)的源极接所述电源(VDD)；

所述电源(VDD)还与所述第十二NMOS管(M₂₅)的漏极连接，所述第十二NMOS管(M₂₅)的栅极与所述第十PMOS管(M₂₇)的栅极连接并与所述第二偏置信号(V_c1)连接；所述第十PMOS管(M₂₇)的源极与第三电阻(R₂)连接，所述第三电阻(R₂)的另一端与所述电源(VDD)连接，所述第十PMOS管(M₂₇)的漏极与所述第十四NMOS管(M₂₈)的漏极连接，所述第十四NMOS管(M₂₈)的源极接地，所述第十五NMOS管(M₂₀)的栅极和漏极短接后与所述第十四NMOS管(M₂₈)的栅极连接，且与所述第十一PMOS管(M₂₉)的栅极和漏极连接并输出所述第一电压信号(V_ctrl)；

所述第十五NMOS管(M₂₀)的源极接地，所述第十一PMOS管(M₂₉)的源极接所述电源(VDD)。

10.根据权利要求9所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述压控延时电路包括：反相器、充放电电容(C1)和施密特触发器；

所述施密特触发器用于抑制所述反相器翻转阈值处引入的噪声。

11.根据权利要求10所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述反相器包括：第十二PMOS管(M₃₁)、第十六NMOS管(M₃₂)和第十七NMOS管(M₃₃)；其中，

所述第十二PMOS管(M₃₁)的源极接高电平，所述第十二PMOS管(M₃₁)的栅极与所述第十六NMOS管(M₃₂)的栅极连接并接所述反向时钟信号(Clkout^—)；所述第十二PMOS管(M₃₁)的漏极与所述第十六NMOS管(M₃₂)的漏极连接并与所述充放电电容(C1)的一端连接，所述充放电电容(C1)的另一端接地；所述第十六NMOS管(M₃₂)的源极与所述第十七NMOS管(M₃₃)的漏极连接，所述第十七NMOS管(M₃₃)的源极接地，所述第十七NMOS管(M₃₃)的栅极与所述第一电压信号(V_ctrl)连接。

12.根据权利要求11所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在于，所述施密特触发器包括：第十三PMOS管(M₃₄)、第十四PMOS管(M₃₅)、第十五PMOS管(M₃₆)、第十八NMOS管(M₃₇)、第十九NMOS管(M₃₈)，第二十NMOS管(M₃₉)、第十九反相器(I₁₉)和第二十反相器(I₂₀)；其中，

所述充放电电容(C1)的非接地端还与所述第十五PMOS管(M₃₆)的栅极和所述第十八NMOS管(M₃₇)的栅极连接，所述第十五PMOS管(M₃₆)的漏极和所述第十八NMOS管(M₃₇)的漏极连接后与所述第十九反相器(I₁₉)的输入端连接；所述第十五PMOS管(M₃₆)的源极与所述第十三PMOS管(M₃₄)的漏极和所述第十四PMOS管(M₃₅)的漏极连接，所述第十三PMOS管(M₃₄)的源极和所述第十四PMOS管(M₃₅)源极连接并连接高电平，所述第十三PMOS管(M₃₄)的栅极接地；

所述第十八NMOS管(M₃₇)的源极与所述第十九NMOS管(M₃₈)的漏极和所述第二十NMOS管(M₃₉)的漏极连接，所述第十九NMOS管(M₃₈)的源极和所述第二十NMOS管(M₃₉)的源极连接并接地，所述第十九NMOS管(M₃₈)的栅极接高电平；所述第二十NMOS管(M₃₉)的栅极、所述第十九反相器(I₁₉)的输出端和所述第十四PMOS管(M₃₅)的栅极连接后与所述第二十反相器(I₂₀)的输入端连接，所述第二十反相器(I₂₀)的输出端输出所述第二电压信号(V_delay)。