CN114866087A - 一种带双延迟线的主次延迟锁相环 - Google Patents
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Abstract
本发明公开了一种带双延迟线的主次延迟锁相环，包括：上电复位模块POR、主级延迟锁相环DLL1、次级延迟锁相环DLL2和锁定指示模块LI；所述上电复位模块与主级延迟锁相环的复位控制模块相连，主级延迟锁相环的输出电压信号V1与次级双链压控延迟线的短链相连，外部输入时钟信号CLK接入主级延迟锁相环与次级延迟锁相环，主级延迟锁相环产生的总复位信号与次级延迟锁相环滤波器模块相连，鉴频鉴相器模块PFD1和鉴频鉴相器模块PFD2的输出信号分别接入锁定指示模块。本发明的DLL具有锁定准确，面积开销小等优点。
Description
技术领域
本发明属于集成电路领域中的数字时钟产生技术，更具体地，涉及一种带双延迟线的主次延迟锁相环。
背景技术
随着半导体技术的发展，其工艺不断的提高，智能化电子设备早已成为人们日常生活中不可分割的一部分。这些电子设备都离不开电源，电源被广泛用于生活的方方面面。时钟产生电路作为集成电路（Integrated Circuit，IC）***的重要组成部分，其性能直接影响着***的整体性能。随着芯片的工作频率越来越高，其对时钟信号的要求也逐渐升高，开关电源数字化是一种电源趋势。在数字控制的开关电源中，数字脉宽调制（DigitalPulse Width Modulation, DPWM）是非常重要的部分。
混合DPWM电路结合了计数-比较结构和延迟线结构，前级使用计数-比较结构进行粗调，生成控制 RS 触发器的置位、复位信号，后级使用延迟线结构进行细调，对复位信号进行对应的相移。
两级延迟线结构可以减少延迟单元的数目，由延迟锁相环（Delay Locked Loop,DLL）为延迟单元提供控制电压，受外界影响较小。两个DLL模块分别控制粗延迟线与细延迟线，但是控制细延迟线的DLL内部的压控延迟线的延迟单元数量较多，版图面积较大。
发明内容
为克服现有技术中的问题，本申请的目的是提供一种带双延迟线的主次延迟锁相环，所述延迟锁相环在控制DPWM的粗细延迟线时避免了长延迟线的使用，确保主级延迟锁相环锁定后次级锁相环锁定。
本发明解决其技术问题所采用的技术方案是：
一种带双延迟线的主次延迟锁相环，包括：
上电复位模块POR、主级延迟锁相环DLL1、次级延迟锁相环DLL2和锁定指示模块LI；其中，
所述上电复位模块与外部复位信号用于产生***工作控制信号；
所述主级延迟锁相环包括鉴频鉴相器模块PFD1、电荷泵模块CP1、复位控制模块SC、滤波器模块Filter1和主级压控延迟线模块VCDL1；
所述次级延迟锁相环包括鉴频鉴相器模块PFD2、电荷泵模块CP2、滤波器模块Filter2和双链压控延迟线模块VCDL2；
所述锁定指示模块用于判断两个锁相环是否完成锁定；
所述上电复位模块与主级延迟锁相环的复位控制模块相连，主级延迟锁相环的输出电压信号V1与次级双链压控延迟线的短链相连，外部输入时钟信号CLK接入主级延迟锁相环与次级延迟锁相环，主级延迟锁相环产生的总复位信号与次级延迟锁相环滤波器模块相连，鉴频鉴相器模块PFD1和鉴频鉴相器模块PFD2的输出信号分别接入锁定指示模块。
所述次级延迟锁相环中的压控延迟线为双链，第一条延迟链中的延迟单元与主级延迟线中延迟单元相同。
所述的上电复位电路的复位信号，电路电源上电过程为斜坡信号，用于避免锁相环在上电时错误锁定。
所述的锁定指示模块，通过对主级延迟锁相环中鉴频鉴相器的两个输出信号进行异或运算，得到的信号再延迟较短时间后和信号本身进行与运算，次级延迟锁相环进行同样操作，最终得到的两个信号进行或运算。
所述的次级双链压控延迟线的第二条延迟链，其延迟单元的延迟时间为该数字脉宽调制器的精度，且延迟链总延迟时间为主级延迟单元锁定后的延迟时间。
所述的次级延迟锁相环双链结构，当主级延迟锁相环锁定后，次级延迟锁相环第一条链总时间确定，次级延迟线的鉴频鉴相器输入参考信号确定，其输出信号通过控制电荷泵对电容的充放电使次级延迟锁相环锁定，得到锁定电压V2。
根据输入时钟信号的周期确定主级延迟线延迟单元的的延迟时间与延迟单元个数，根据延迟精度与主级延迟线的延迟单元确定次级延迟线延迟单元的个数与延迟时间。
所述的鉴频鉴相器模块PFD1和鉴频鉴相器模块PFD2，设有寄生电容，在输入信号的上升沿到来之前，对电路进行预充电，增加电路的工作速率，电路采用较小的沟道长度和大的宽长比来减小鉴频鉴相器导通时间。
所述的电荷泵模块CP1和电荷泵模块CP2，充放电开关位于源端，减小电荷共享。
所述的主级压控延迟线模块VCDL1和双链压控延迟线模块VCDL2内均设有延迟单元，采用伪差分结构通过控制输出节点的 RC 时间常数，实现延迟时间的电压控制调节特性，控制电压增加延迟时间增大。
本发明的有益效果：
本发明采用了带双延迟线的主次延迟锁相环，对于较高精度的数字脉宽调制***，采用混合型DPWM结构，在不考虑每条延迟线中保持一致性的延迟单元情况下，如果细调部分采用单延迟线结构，则会有2*（T/d2）个延迟单元；采用主次DLL结构会有T/d2+2(T/d1)+d1/d2个延迟单元；采用本发明提出的结构需要2(d1/d2+T/d1)+4个延迟单元，其中T为时钟周期、d1为粗延迟单元延迟时间、d2为细延迟单元延迟时间即精度，当要求精度较高时T/d2较大，而本发明提出的结构有效避免了该项，达到减少延迟单元个数的效果，从而减少了版图中延迟单元的面积。
附图说明
图1为本发明实例中所提供的一种数字脉宽调制器结构框图。
图2为本发明实例中所提供的主级延迟锁相环与复位信号结构框图。
图3为本发明实例中所提供的次级延迟锁相环结构框图。
图4为本发明实例中所提供的次级延迟锁相环双链延迟线结构框图。
图5为本发明实例中所提供的带双延迟线的主次延迟锁相环总结构框图。
图6为本发明实例中所提供的波形示意图。
图7为本发明实例中所提供的***锁定指示模块结构框图。
图1中，计数器101，比较器102，粗调压控延迟线103，细调压控延迟线104，分频器105，RS锁存器106，数据选择器一（MUX1）107，数据选择器二（MUX2）108，带双延迟线的主次延迟锁相环109；
图2中，鉴频鉴相器（PFD1）201，电荷泵（CP1）202，滤波器（Filter1）203，主级压控延迟线（VCDL1）204，上电复位电路（POR）205，复位电路（SC）206；
图3中，鉴频鉴相器（PFD2）301，电荷泵（CP2）302，滤波器（Filter2）303，双链压控延迟线（VCDL2）304；
图4中，粗延迟单元M1X，细延迟单元M2X。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本申请部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
混合型数字脉宽调制***由计数器-比较器组成粗调部分，以时钟的周期为调节精度，粗条部分结束后进入压控延迟线组成细调部分，以最小延迟时间为调节精度。压控延迟线具有多个延迟单元，可根据时钟信号CLK产生多个依次延迟固定时间的延迟时钟信号，更具体地，可将时钟信号CLK分解为一组不同相位或依次延迟时间间隔为t的延迟时钟信号，称为延迟时钟信号，压控延迟线输出抽头电压接入数据选择器调节输出的延迟时间从而进行数字脉宽调制。
延迟锁相环由鉴频鉴相器（Phase Frequency Detector，PFD）、电荷泵（ChargePump，CP）、压控延迟线（Voltage Controlled Delay Line,VCDL）组成，鉴频鉴相器接收来自***时钟源的参考时钟和压控延迟链反馈回来的时钟，并对这两个时钟进行比较，根据两个时钟之间的相位差，如果参考时钟信号超前于反馈时钟信号，则产生UP信号，如果参考时钟滞后于反馈时钟信号，则产生DN信号，相应的UP、DN信号传入电荷泵中，控制电荷泵电流源和电流沉的开启与关断，进而对电容进行充放电，产生相应的控制电压Vctrl，Vctrl控制VCDL中的延迟单元延迟时间，反馈给鉴频鉴相器，对反馈时钟进行相位调整，再次进入PFD，如此反复，最终产生稳定的电压输出。
如图1所示为混合型数字脉宽调制结构原理图，混合型DPWM结构包括计数器电路101，比较器电路102，粗调压控延迟线103，细调压控延迟线104，分频器105，RS锁存器106，数据选择器一107和数据选择器二108主次延迟锁相环（DLL电路）109，计数器101端输入信号CLK。
CLK为高频时钟，时钟经过计数器101与比较器102得到低频时钟，低频时钟进入粗调压控延迟线103, 粗调压控延迟线103延迟单元的抽头与数据选择器一107相连，数据选择器一的输入信号为延迟控制码的高位信号，输出信号进入细调延迟线104, 细调延迟线104延迟单元的抽头与数据选择器二108相连，数据选择器二的输入信号为延迟控制码的低位信号，输出延迟后的信号与经分频器分频的高频时钟信号共同进入锁存器，最后得到DPWM信号。
在本实施例中，如图1所示，主级压控延迟线103可分为8个延迟单元M11-M18，次级压控延迟线104可分为8个延迟单元M21-M28，输出的8个延迟时钟信号M1每个单元延迟1/8个时钟周期，输出的8个延迟时钟信号clk<0>, clk<1>… clk<7>, 表示为clk<7:0>；M2可分为1/64个时钟周期，输出的8个延迟时钟信号clk<8>, clk<9>… clk<15>, 表示为clk<15:8>。例如，令输入时钟频率为80MHz周期为12.5ns，则经过一个粗延迟单元延迟1.56ns，经过一个细调延迟单元延迟195ps。依次类推，由时钟信号CLK经过延迟电路之后得出如图1所示的一组延迟时钟信号clk<15:0>。
一种带双延迟线的主次延迟锁相环109，包括：上电复位模块POR、主级延迟锁相环模块DLL1、次级延迟锁相环模块DLL2和锁定指示模块LI；其中，上电复位模块、主级延迟锁相环模块、次级延迟锁相环模块依次连接；得到两种延迟链延迟单元的控制电压V1和V2，控制电压连接到DPWM***的延迟链上，最终得到模拟占空比信号。
主级延迟锁相环工作时输入时钟信号经过鉴频鉴相器、电荷泵、压控延迟链后得到信号F1div，F1div输入到鉴频鉴相器另一个端口，鉴频鉴相器判断两个信号的相位差输出UP与DN信号，UP与DN信号输入电荷泵控制电荷泵对电容的充放电，得到电容上的电压V1，V1输入给压控延迟单元从而改变输出信号F1div，经过该反馈过程DLL1达到锁定状态，锁定电压V1；
如图2所示，主级延迟锁相环DLL1电路包括鉴频鉴相器（PFD1）201、电荷泵（CP1）202、滤波器（Filter1）203、主级压控延迟线（VCDL1）204、复位电路（SC）205。其中压控延迟线由压控延迟单元M1构成；时钟信号CLK为整个数字脉宽调制电路提供周期为T的参考时钟，鉴频鉴相器的输入端连接时钟信号CLK，参考时钟经过鉴频鉴相器201产生UP1与DN1两个信号接入电荷泵202，控制电荷泵开关，电荷泵202通过控制对滤波电路203内的电容充放电得到V1，V1接入压控延迟线204，压控延迟线的时钟信号为***时钟CLK，控制电压为滤波器输出电压V1，信号经过压控延迟线204输出信号F1div，F1div反馈给鉴频鉴相器的另一个输入端口，如此往复在反馈环路达到稳定后，CLK与F1div相差一个周期，即CLK的一个上升沿经过一系列延迟后获得F1div，此时F1div与CLK是重合的，但是F1div滞后于CLK一个周期。
次级延迟锁相环由鉴频鉴相器模块、电荷泵模块、双链压控延迟线模块构成。其中，双链压控延迟线由主级压控延迟线的延迟单元M1X与次级压控延迟线的延迟单元M2X构成；主级DLL的VCDL1中有8个延迟单元M1X，次级VCDL2中有M1X与M2X两种延迟单元，且次级延迟单元的M2X总延迟时间为主级VCDL1的单个模块M1X延迟时间。次级延迟锁相环DLL2的锁定状态由主级DLL1的锁定电压V1和本身的反馈共同决定，这样可以确保DLL2电路在DLL1电路锁定后锁定。
如图3 所示次级延迟锁相环（DLL2）结构图，鉴频鉴相器301的输入信号为双链压控延迟线304的输出信号Fref和Fdiv，鉴频鉴相器301的输出信号接入电荷泵302,电荷泵302控制对滤波器303中的电容充放电得到电压V2，V2接入双链压控延迟线304。
双链压控延迟线第一条延迟链为粗延迟链，其延迟单元为主级延迟锁相环的延迟单元M1X，第二条延迟链为细延迟链，其延迟单元为M2X；锁相环锁定时两条链的总延迟时间相同；输入时钟经过第一条延迟链返回的信号为Fref作为鉴频鉴相器的第一个输入信号，输入时钟经过第二条延迟链返回的信号为Fdiv作为鉴频鉴相器的额第二个输入信号。
如图4所示为次级延迟锁相环DLL2的双链延迟锁相环304结构，CLK输入经过一个缓冲延迟单元M11后分别接入延迟线401与延迟线402,CLK经过延迟线401的输出信号为Fref，经过延迟线402的输出信号为Fdiv。输入信号V1为主级压控延迟线的输出电压。
图4中8个M2X的总延迟时间为1个M1X的延迟时间， M21-M28的延迟时间与M12的延迟时间相等，即
M11+M21+⋯+M28+M15=M11+M12+M13
M21+⋯+M29=M12。
Fref信号在主级延迟锁相环未锁定时信号的相位不稳定，所以次级延迟锁相环也处于未锁定状态，主级延迟锁相环未锁定时，低精度延迟链中的每个延迟单元延迟时间不固定，从而高精度延迟链也无法锁定，这样确保了DLL2在DLL1之后锁定；主级延迟锁相环锁定后，Fref相位稳定，次级延迟锁相环的鉴频鉴相器、电荷泵、第二条延迟链开始锁相工作，最后Fref与Fdiv达到相同的相位，至此次级延迟锁相环锁定，锁定电压为V2。
在本实例中，V1为压控延迟线401的控制电压，CLK经过压控延迟线401输出信号Fref，CLK经过压控延迟线402输出信号Fdiv，当主级延迟锁相环稳定后，Fref的相位不再发生变化，次级延迟锁相环的***反馈环路才能达到稳定，此时Fref与Fdiv周期相位均重合。为了保证与DPWM电路的一致性，在109的每一个延迟单元后接与MUX输入级相同的负载。
如图6所示结合该实例，T=12.5ns，假设d1=1.56ns，d2=195ps，即延迟锁相环锁定后每个M1的延迟时间为1.56ns，每个M2的延迟时间为195ps，则n=T/d1=8，m=d1/d2=8，如果采用单延迟线结构需要2mn=128个延迟单元，采用主次延迟锁相环结构需要mn+2n+m=88个延迟单元，采用该发明的结构需要2（m+n）+4=36个延迟单元，可以有效减少延迟单元的个数。
POR（Power On Reset，上电复位）电路206，上电电压为斜坡信号，防止未达到***工作电压时延迟锁相环锁定，上电复位信号与外部复位信号共同构成了复位模块的输入信号； POR电路保证上电过程中不会发生错锁情况；另外为电路增加了片外复位信号与复位电路205，与外部Reset_in信号共同组成复位信号Reset。
如图2和图 3中的201与301为预充电鉴频鉴相器，该电路在输入信号的上升沿到来之前，由于寄生电容的存在，会对电路进行预充电，增加电路的工作速率，电路采用较小的沟道长度和大的宽长比来减小PFD导通时间。
如图2中的205电路，D触发器为核心，***正常启动时，Start 信号为低电平复位D 触发器，产生 Reset 信号使控制电压 V1 和 V2 的初始值为零。
如图5所示为109的整体结构，输入信号为高频时钟CLK，输出信号为压控延迟线103的V1，压控延迟线104的电压V2。
如图7所示的锁定指示模块501（LI），由异或运算、与运算、或运算和延迟模块构成， 对于主级延迟锁相环中的鉴频鉴相器输出信号做异或运算得到信号D11；所述次级延迟锁相环中的鉴频鉴相器输出信号做异或运算得到信号D21。
D11信号经过延迟模块得到信号D12，D12与D11进行与运算得到信号S1，S1信号为低电平且保持不变时，代表主级延迟锁相环锁定；D21信号经过延迟模块得到信号D22，D22与D21进行与运算得到信号S2，S2信号为低电平且保持不变时，代表次级延迟锁相环锁定；S1与S2信号做或运算得到LI信号，LI为低电平且保持不变使，代表整个***完成锁定。
以上实施方式仅用于说明本申请实施例，而并非对本申请实施例的限制，有关技术领域的普通技术人员，在不脱离本申请实施例的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本申请实施例的范畴，本申请实施例的专利保护范围应由权利要求限定。
Claims (10)
1.一种带双延迟线的主次延迟锁相环，其特征在于，包括：
上电复位模块POR、主级延迟锁相环DLL1、次级延迟锁相环DLL2和锁定指示模块LI；其中，
所述上电复位模块与外部复位信号用于产生***工作控制信号；
所述主级延迟锁相环包括鉴频鉴相器模块PFD1、电荷泵模块CP1、复位电路SC、滤波器模块Filter1和主级压控延迟线模块VCDL1；
所述次级延迟锁相环包括鉴频鉴相器模块PFD2、电荷泵模块CP2、滤波器模块Filter2和双链压控延迟线模块VCDL2；
所述锁定指示模块用于判断两个锁相环是否完成锁定；
所述上电复位模块与主级延迟锁相环的复位控制模块相连，主级延迟锁相环的输出电压信号V1与次级双链压控延迟线的短链相连，外部输入时钟信号CLK接入主级延迟锁相环与次级延迟锁相环，主级延迟锁相环产生的总复位信号与次级延迟锁相环滤波器模块相连，鉴频鉴相器模块PFD1和鉴频鉴相器模块PFD2的输出信号分别接入锁定指示模块。
2.根据权利要求1所述的一种带双延迟线的主次延迟锁相环，其特征在于，所述次级延迟锁相环中的压控延迟线为双链，第一条延迟链中的延迟单元与主级延迟线中延迟单元相同。
3.根据权利要求1所述的一种带双延迟线的主次延迟锁相环，其特征在于，所述的上电复位电路的复位信号，电路电源上电过程为斜坡信号，用于避免锁相环在上电时错误锁定。
4.根据权利要求1所述的一种带双延迟线的主次延迟锁相环，其特征在于，所述的锁定指示模块，通过对主级延迟锁相环中鉴频鉴相器的两个输出信号进行异或运算，得到的信号再延迟较短时间后和信号本身进行与运算，次级延迟锁相环进行同样操作，最终得到的两个信号进行或运算。
5.根据权利要求2所述的一种带双延迟线的主次延迟锁相环，其特征在于，所述的次级双链压控延迟线的第二条延迟链，其延迟单元的延迟时间为该数字脉宽调制器的精度，且延迟链总延迟时间为主级延迟单元锁定后的延迟时间。
6.根据权利要求2所述的一种带双延迟线的主次延迟锁相环，其特征在于，所述的次级延迟锁相环双链结构，当主级延迟锁相环锁定后，次级延迟锁相环第一条链总时间确定，次级延迟线的鉴频鉴相器输入参考信号确定，其输出信号通过控制电荷泵对电容的充放电使次级延迟锁相环锁定，得到锁定电压V2。
7.根据权利要求1-6任一项所述的一种带双延迟线的主次延迟锁相环，其特征在于，
根据输入时钟信号的周期确定主级延迟线延迟单元的的延迟时间与延迟单元个数，根据延迟精度与主级延迟线的延迟单元确定次级延迟线延迟单元的个数与延迟时间。
8.根据权利要求1所述的一种次级双延迟线主次延迟锁相环，其特征在于，所述的鉴频鉴相器模块PFD1和鉴频鉴相器模块PFD2，设有寄生电容，在输入信号的上升沿到来之前，对电路进行预充电，增加电路的工作速率，电路采用较小的沟道长度和大的宽长比来减小鉴频鉴相器导通时间。
9.根据权利要求1所述的一种带双延迟线的主次延迟锁相环，其特征在于，所述的电荷泵模块CP1和电荷泵模块CP2，充放电开关位于源端，减小电荷共享。
10. 根据权利要求1所述的一种带双延迟线的主次延迟锁相环，其特征在于，所述的主级压控延迟线模块VCDL1和双链压控延迟线模块VCDL2内均设有延迟单元，采用伪差分结构通过控制输出节点的 RC 时间常数，实现延迟时间的电压控制调节特性，控制电压增加延迟时间增大。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN116382420A (zh) * | 2023-03-14 | 2023-07-04 | 灿芯半导体(上海)股份有限公司 | 一种解决全数字传感器裕量小的***及方法 |
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2022
- 2022-03-10 CN CN202210229131.1A patent/CN114866087A/zh active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN116382420A (zh) * | 2023-03-14 | 2023-07-04 | 灿芯半导体(上海)股份有限公司 | 一种解决全数字传感器裕量小的***及方法 |
| CN116382420B (zh) * | 2023-03-14 | 2024-01-23 | 灿芯半导体(上海)股份有限公司 | 一种解决全数字传感器裕量小的***及方法 |
| CN116089937A (zh) * | 2023-04-10 | 2023-05-09 | 灿芯半导体(苏州)有限公司 | 一种可抵御多种故障注入的全数字传感器 |
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