CN112259550A - 半导体器件的刻蚀方法及刻蚀装置 - Google Patents

半导体器件的刻蚀方法及刻蚀装置 Download PDF

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Abstract

本发明提供一种半导体器件的刻蚀方法及刻蚀装置。半导体器件的刻蚀方法，其特征在于，包括：提供反应室，其中，反应室内设有上电极以及与上电极相对设置的下电极，上电极包括第一部分；将半导体器件输送至反应室内，其中，半导体器件位于下电极上，上电极的第一部分在下电极的投影覆盖半导体器件在下电极的投影；控制上电极与下电极之间产生电压差以在反应室内产生等离子体，等离子体用于对半导体器件进行刻蚀，其中，第一部分包括多个工作区域，每个工作区域的温度独立控制。本发明解决了半导体器件上沟道孔区的部分沟道孔出现较小和刻蚀不足的现象，影响沟道孔的贯通性与圆度，影响整体沟道孔的均匀性，进而影响三维存储器的电性能的技术问题。

Description

半导体器件的刻蚀方法及刻蚀装置
技术领域
本发明涉及半导体器件技术领域，特别涉及一种半导体器件的刻蚀方法及刻蚀装置。
背景技术
反及存储器(NAND)是一种比硬盘驱动器更好的存储设备，具有功耗低、质量轻等优点，其中，三维(3D)结构的NAND存储器因是将存储单元三维地布置在衬底之上而具有集成密度高、存储容量大，从而在电子产品中得到了更广泛的应用。
传统的半导体器件在制成三维存储器之前，需要对半导体器件刻蚀以形成沟道孔，在半导体器件的刻蚀过程中，由于机台不同区域的能量不一样，不同区域上的聚合物的量不一样，机台不同区域将聚合物带到半导体器件上的量不一样，导致半导体器件上沟道孔区的部分沟道孔出现较小和刻蚀不足的现象，影响沟道孔的贯通性与圆度，影响整体沟道孔的均匀性，进而影响三维存储器的电性能。
发明内容
本发明的目的在于提供一种三维存储器及其制备方法，以解决导体器件上沟道孔区的部分沟道孔出现较小和刻蚀不足的现象，影响沟道孔的贯通性与圆度，影响整体沟道孔的均匀性，进而影响三维存储器的电性能的技术问题。
本发明提供一种半导体器件的刻蚀方法，包括：提供反应室，其中，所述反应室内设有上电极以及与所述上电极相对设置的下电极，所述上电极包括第一部分；将半导体器件输送至所述反应室内，其中，所述半导体器件位于所述下电极上，所述上电极的第一部分在所述下电极的投影覆盖所述半导体器件在所述下电极的投影；控制所述上电极与所述下电极之间产生电压差以在所述反应室内产生等离子体，所述等离子体用于对所述半导体器件进行刻蚀，其中，所述第一部分包括多个工作区域，每个所述工作区域的温度独立控制。
其中，多个所述工作区域包括中心工作区域与环形工作区域，所述环形工作区域套设在所述中心工作区域之外，所述中心工作区域的温度独立控制，所述环形工作区域的温度独立控制。
其中，所述环形工作区域为多个，在所述中心工作区域到所述环形工作区域的方向上，多个所述环形工作区域依次套设，每个所述环形工作区域的温度独立控制。
其中，所述半导体器件包括中心部分与围绕所述中心部分的边缘部分；所述中心工作区域对应所述半导体器件的中心部分，所述环形工作区域对应所述半导体器件的边缘部分，所述中心工作区域的温度小于所述环形工作区域的温度。
其中，所述中心工作区域包括多个第一子模块，多个所述第一子模块呈网格状分布，每个所述第一子模块的温度独立控制。
其中，所述环形工作区域包括多个第二子模块，多个所述第二子模块呈网格状分布，每个所述第二子模块的温度独立控制。
其中，所述上电极还包括第二部分，所述第二部分套设在所述第一部分之外，所述第二部分的温度独立控制。
本发明提供一种半导体器件的刻蚀装置，包括：反应室、上电极以及下电极，所述上电极与所述下电极均设于所述反应室内，所述上电极与所述下电极相对设置，所述半导体器件设于所述反应室内，且置于所述下电极上，所述上电极的第一部分在所述下电极的投影覆盖所述半导体器件在所述下电极的投影；所述上电极与所述下电极之间用于产生电压差以在所述反应室内产生等离子体，所述等离子体用于对所述半导体器件进行刻蚀，所述第一部分包括多个工作区域，每个所述工作区域的温度独立控制。
其中，多个所述工作区域包括中心工作区域与环形工作区域，所述环形工作区域套设在所述中心工作区域之外，所述中心工作区域的温度独立控制，所述环形工作区域的温度独立控制。
其中，所述中心工作区域包括多个第一子模块，多个所述第一子模块呈网格状分布，每个所述第一子模块的温度独立控制；所述环形工作区域包括多个第二子模块，多个所述第二子模块呈网格状分布，每个所述第二子模块的温度独立控制。
综上所述，本申请通过设置每个工作区域的温度独立控制，可以调节上电极不同工作区域的温度不同，可以调节上电极不同工作区域将聚合物带到半导体器件上的能力，可以调节机台不同区域的能量趋于一致或者基本一致，调节机台不同区域上的聚合物的量一样或者基本一样，机台不同区域将聚合物带到半导体器件上的量一样或者基本一样，半导体器件上沟道孔区的沟道孔均刻蚀充分，沟道孔的贯通性与圆度均较好，整体沟道孔分布均匀，三维存储器的电性能较好。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为刻蚀装置的结构流程图。
图2是图1中的上电极的结构示意图。
图3是图1中的机台的能量分布图。
图4是传统的沟道孔的剖面结构示意图。
图5是传统的沟道孔的俯视结构示意图。
图6是本发明实施例提供的半导体器件的刻蚀方法流程示意图。
图7是本发明实施例提供的上电极的第一种结构示意图。
图8是本发明实施例提供的上电极的第二种结构示意图。
图9是本发明实施例提供的上电极的第三种结构示意图。
图10是本发明实施例提供的上电极的第四种结构示意图。
图11是本发明实施例提供的上电极的第五种结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在描述本发明的实施例之前，首先描述传统的半导体器件10的刻蚀方法。其过程一般包括：
请参阅图1-图2，提供反应室20，其中，反应室20内设有上电极30以及与上电极30相对设置的下电极40，上电极30包括第一部分50；将半导体器件 10输送至反应室20内，其中，半导体器件10位于下电极40上，上电极30的第一部分50在下电极40的投影覆盖半导体器件10在下电极40的投影；控制上电极30与下电极40之间产生电压差以在反应室20内产生等离子体，等离子体用于对半导体器件10进行刻蚀。
请参阅图3-图5，传统上电极30的第一部分50是一个整体，温度是一样的。然而，由于机台上电极30的固有属性，上电极30第一部分50中心区域的能量比其他区域的能量较高(图3)，导致在中心区域产生更多的聚合物，更多聚合物的堆积会导致与半导体中心部分对应的掩膜90的表面形貌更加不规则，使得聚合物落入沟道孔区中外排孔801的量大于落入内排孔802中的量，出现外排孔801较小和刻蚀不足的现象(图4-图5)，影响外排孔801的贯通性与圆度，影响整体沟道孔80的均匀性，形成内排孔802与外排孔801之间的负载效应，进而影响三维存储器的电性能。
基于上述问题，本发明提供一种半导体器件10的刻蚀方法。请参阅图6，图6为本发明提供的一种半导体器件10的刻蚀方法流程图。本申请通过设置每个工作区域的温度独立控制，可以调节上电极30不同工作区域的温度不同，可以调节上电极30不同工作区域将聚合物带到半导体器件10上的能力，可以调节机台不同区域的能量趋于一致或者基本一致，调节机台不同区域上的聚合物的量一样或者基本一样，机台不同区域将聚合物带到半导体器件10上的量一样或者基本一样，半导体器件10上沟道孔区的沟道孔80均刻蚀充分，沟道孔80 的贯通性与圆度均较好，整体沟道孔80分布均匀，三维存储器的电性能较好。半导体器件10的刻蚀方法包括S1、S2、S3。S1、S2、S3详细介绍如下。
S1，提供反应室20，其中，反应室20内设有上电极30以及与上电极30 相对设置的下电极40，上电极30包括第一部分50。
S2，请继续参阅图1，将半导体器件10输送至反应室20内，其中，半导体器件10位于下电极40上，上电极30的第一部分50在下电极40的投影覆盖半导体器件10在下电极40的投影。
S3，控制上电极30与下电极40之间产生电压差以在反应室20内产生等离子体，等离子体用于对半导体器件10进行刻蚀，其中，第一部分50包括多个工作区域，每个工作区域的温度独立控制。可以理解的是，反应室20内注入有气体，在上电极30和下电极40的电压差的作用下，气体离子化以产生等离子体。
从而，本申请通过设置每个工作区域的温度独立控制，可以调节上电极30 不同工作区域的温度不同，可以调节上电极30不同工作区域将聚合物带到半导体器件10上的能力，可以调节机台不同区域的能量趋于一致或者基本一致，调节机台不同区域上的聚合物的量一样或者基本一样，机台不同区域将聚合物带到半导体器件10上的量一样或者基本一样，半导体器件10上沟道孔区的沟道孔80均刻蚀充分，沟道孔80的贯通性与圆度均较好，整体沟道孔80分布均匀，三维存储器的电性能较好。
请参阅图7，在一个具体的实施例中，上电极30还包括第二部分60，第二部分60套设在第一部分50之外，第二部分60的温度独立控制。可以理解的是，由于上电极30的第一部分50在下电极40的投影覆盖半导体器件10在下电极 40的投影，上电极30的第二部分60与下电极40之间的空间没有半导体器件 10。
本申请中，上电极30的第二部分60的温度独立控制，可以控制反应室20 内的等离子体的运动速度和运动方向，使得等离子体尽可能多地运动到上电极 30的第一部分50与半导体器件10之间，提高了等离子体的利用率，提高了半导体器件10的刻蚀效率。
可以理解的是，半导体器件10包括衬底与设于衬底上的堆叠结构，堆叠结构为绝缘层与栅极牺牲层交替层叠的叠层，半导体器件10刻蚀形成的沟道孔80 均贯穿于堆叠结构，且露出衬底。堆叠结构为绝缘层与栅极牺牲层交替层叠的叠层。
衬底的材质例如为硅，当然还可以为其他含硅的衬底，例如绝缘体上有硅(Silicon On Insulator，SOI)、SiGe、Si:C等，该衬底内可通过离子注入等工艺形成了器件所需的p-型/n-型或深或浅的各种势阱。堆叠结构为绝缘层和栅极牺牲层交替层叠的叠层。可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic LayerDeposition，ALD)或其他合适的沉积方法，依次在衬底上交替沉积。绝缘层例如由氧化硅构成，栅极牺牲层例如由氮化硅构成，其会在后续工艺中会被金属替换而作为栅极层。本实施例中，堆叠结构以O/N/O (氧化硅作为绝缘层，氮化硅作为栅极牺牲层)的3层堆叠结构。当然，本发明的堆叠结构并不仅仅局限于上述的3层结构，还可以为其他不同于3层的多层结构，具体以实际的需求设置。绝缘层还可以为氮氧化硅等，栅极牺牲层还可以为无定型硅、多晶硅、氧化铝等。沟道孔80贯穿堆叠结构到达衬底。
请继续参阅图7，在一个具体的实施例中，多个工作区域包括中心工作区域 501与环形工作区域502，环形工作区域502套设在中心工作区域501之外，中心工作区域501的温度独立控制，环形工作区域502的温度独立控制。
从而，本申请中心工作区域501与环形工作区域502的温度均独立控制，可以独立控制与上电极30中心工作区域501相对的半导体器件10上的聚合物量，可以独立控制与上电极30环形工作区域502相对的半导体器件10上的聚合物量，进而可以控制半导体器件10上沟道孔区的沟道孔80的刻蚀情况，可以使得半导体器件10上的所有沟道孔80均刻蚀充分，所有沟道孔80的贯通性与圆度较好，整体沟道孔80分布均匀，三维存储器的电性能较好。
在一个具体的实施例中，半导体器件10包括中心部分与围绕中心部分的边缘部分；中心工作区域501对应半导体器件10的中心部分，环形工作区域502 对应半导体器件10的边缘部分，中心工作区域501的温度小于环形工作区域502 的温度。
本申请中，通过设置中心工作区域501的温度小于环形工作区域502的温度，可以减少上电极30中心工作区域501上的聚合物量，使得半导体中心部分对应的掩膜90的表面形貌规则，聚合物不会堆积会在半导体器件10的中心部分，聚合物落入沟道孔区外排孔801的量与落入内排孔802中的量相等或者大致相等，沟道孔区外排孔801刻蚀充分，外排孔801的尺寸满足要求，外排孔 801的贯通性与圆度均较好，整体沟道孔80分布均匀，不会形成内排孔802与外排孔801之间的负载效应，三维存储器的电性能较好。
请参阅图8，在一个具体的实施例中，环形工作区域502为多个，在中心工作区域501到环形工作区域502的方向上，多个环形工作区域502依次套设，多个环形工作区域502的温度均独立控制。
本申请中，通过对每一个环形工作区域502的温度独立控制，可以依据半导体器件10的不同部分的刻蚀需求，以及根据机台的固有属性，对每个环形工作区域502的温度独立控制，如可以设置每个环形工作区域502的温度一致，或者不一致，以实现半导体器件10的每个与环形工作区域502相对的沟道孔80 内落入的聚合物较少，每个部分的沟道孔80刻蚀充分，每个沟道孔80的贯通性与圆度均较好，整体沟道孔80分布均匀，三维存储器的电性能较好。
请参阅图9，在一个具体的实施例中，中心工作区域501包括多个第一子模块501a，多个第一子模块501a呈网格状分布，每个第一子模块501a的温度独立控制。也就是说，中心工作区域501可以划分为多个第一子模块501a，多个第一子模块501a的温度相互之间不干扰，均可以独立控制，实现了对上电极30 中心工作区域501温度的进一步精细化控制，可以针对性地对控制落入每一个沟道孔80内的聚合物量。
从而，本申请可以针对半导体器件10上沟道孔80的刻蚀需求，进一步精细化控制上电极30每个第一子模块501a的温度，可以使得与第一子模块501a 对应的每一个沟道孔80内落入的聚合物较少，外排孔801内落入的聚合物也较少，或者不落入聚合物，外排孔801刻蚀充分，外排孔801的尺寸满足要求，外排孔801的贯通性与圆度均较好，整体沟道孔80分布均匀，不会形成内排孔 802与外排孔801之间的负载效应，三维存储器的电性能较好。
请参阅图10，在一个具体的实施例中，环形工作区域502包括多个第二子模块502a，多个第二子模块502a呈网格状分布，每个第二子模块502a的温度独立控制。也就是说，环形工作区域502可以划分为多个第二子模块502a，多个第二子模块502a的温度相互之间不干扰，均可以独立控制，实现了对上电极 30环形工作区域502温度的进一步精细化控制，可以针对性地对控制落入每一个沟道孔80内的聚合物量。
从而，本申请可以针对半导体器件10上沟道孔80的刻蚀需求，进一步精细化控制上电极30每个第二子模块502a的温度，可以使得与第二子模块502a 对应的每一个沟道孔80内落入的聚合物较少，每个沟道孔80的贯通性与圆度均较好，整体沟道孔80分布均匀，三维存储器的电性能较好。
请参阅图11，当然，可以理解的是，中心工作区域501可以设有多个第一子模块501a，同时，环形工作区域502可以设有多个第二子模块502a，如此可以同时控制每一个沟道孔80内落入的聚合物较少，每个沟道孔80的贯通性与圆度均较好，整体沟道孔80分布均匀，三维存储器的电性能较好。
除了上述的半导体器件10的刻蚀方法。本发明还提供一种半导体器件10 的刻蚀装置。
刻蚀装置包括：反应室20、上电极30以及下电极40，上电极30与下电极 40均设于反应室20内，上电极30与下电极40相对设置，半导体器件10设于反应室20内，且置于下电极40上，上电极30的第一部分50在下电极40的投影覆盖半导体器件10在下电极40的投影；上电极30与下电极40之间用于产生电压差以在反应室20内产生等离子体，等离子体用于对半导体器件10进行刻蚀，第一部分50包括多个工作区域，每个工作区域的温度独立控制。
本申请的刻蚀装置通过设置每个工作区域的温度独立控制，可以调节上电极30不同工作区域的温度不同，可以调节上电极30不同工作区域将聚合物带到半导体器件10上的能力，可以调节机台不同区域的能量趋于一致或者基本一致，调节机台不同区域上的聚合物的量一样或者基本一样，机台不同区域将聚合物带到半导体器件10上的量一样或者基本一样，半导体器件10上沟道孔区的沟道孔80均刻蚀充分，沟道孔80的贯通性与圆度均较好，整体沟道孔80分布均匀，三维存储器的电性能较好。
在一个具体的实施例中，多个工作区域包括中心工作区域501与环形工作区域502，环形工作区域502套设在中心工作区域501之外，中心工作区域501 的温度独立控制，环形工作区域502的温度独立控制。
本申请刻蚀装置的上电极30的中心工作区域501与环形工作区域502的温度均独立控制，可以独立控制与上电极30中心工作区域501相对的半导体器件 10上的聚合物量，可以独立控制与上电极30环形工作区域502相对的半导体器件10上的聚合物量，进而可以控制半导体器件10上沟道孔区的沟道孔80的刻蚀情况，可以使得半导体器件10上的所有沟道孔80均刻蚀充分，所有沟道孔 80的贯通性与圆度较好，整体沟道孔80分布均匀，三维存储器的电性能较好。
在一个具体的实施例中，中心工作区域501包括多个第一子模块501a，多个第一子模块501a呈网格状分布，每个第一子模块501a的温度独立控制；环形工作区域502包括多个第二子模块502a，多个第二子模块502a呈网格状分布，每个第二子模块502a的温度独立控制。
本申请的刻蚀装置可以针对半导体器件10上沟道孔80的刻蚀需求，进一步精细化控制上电极30每个第一子模块501a的温度，可以使得与第一子模块 501a对应的每一个沟道孔80内落入的聚合物较少，外排孔801内落入的聚合物也较少，或者不落入聚合物，外排孔801刻蚀充分，外排孔801的尺寸满足要求，外排孔801的贯通性与圆度均较好，整体沟道孔80分布均匀，不会形成内排孔802与外排孔801之间的负载效应，三维存储器的电性能较好。
本申请的刻蚀装置可以针对半导体器件10上沟道孔80的刻蚀需求，进一步精细化控制上电极30每个第二子模块502a的温度，可以使得与第二子模块 502a对应的每一个沟道孔80内落入的聚合物较少，每个沟道孔80的贯通性与圆度均较好，整体沟道孔80分布均匀，三维存储器的电性能较好。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (10)

1.一种半导体器件的刻蚀方法，其特征在于，包括：
提供反应室，其中，所述反应室内设有上电极以及与所述上电极相对设置的下电极，所述上电极包括第一部分；
将半导体器件输送至所述反应室内，其中，所述半导体器件位于所述下电极上，所述上电极的第一部分在所述下电极的投影覆盖所述半导体器件在所述下电极的投影；
控制所述上电极与所述下电极之间产生电压差以在所述反应室内产生等离子体，所述等离子体用于对所述半导体器件进行刻蚀，其中，所述第一部分包括多个工作区域，每个所述工作区域的温度独立控制。
2.根据权利要求1所述的刻蚀方法，其特征在于，多个所述工作区域包括中心工作区域与环形工作区域，所述环形工作区域套设在所述中心工作区域之外，所述中心工作区域的温度独立控制，所述环形工作区域的温度独立控制。
3.根据权利要求2所述的刻蚀方法，其特征在于，所述环形工作区域为多个，在所述中心工作区域到所述环形工作区域的方向上，多个所述环形工作区域依次套设，每个所述环形工作区域的温度独立控制。
4.根据权利要求2所述的刻蚀方法，其特征在于，所述半导体器件包括中心部分与围绕所述中心部分的边缘部分；所述中心工作区域对应所述半导体器件的中心部分，所述环形工作区域对应所述半导体器件的边缘部分，所述中心工作区域的温度小于所述环形工作区域的温度。
5.根据权利要求2所述的刻蚀方法，其特征在于，所述中心工作区域包括多个第一子模块，多个所述第一子模块呈网格状分布，每个所述第一子模块的温度独立控制。
6.根据权利要求2所述的刻蚀方法，其特征在于，所述环形工作区域包括多个第二子模块，多个所述第二子模块呈网格状分布，每个所述第二子模块的温度独立控制。
7.根据权利要求1所述的刻蚀方法，其特征在于，所述上电极还包括第二部分，所述第二部分套设在所述第一部分之外，所述第二部分的温度独立控制。
8.一种半导体器件的刻蚀装置，其特征在于，包括：反应室、上电极以及下电极，所述上电极与所述下电极均设于所述反应室内，所述上电极与所述下电极相对设置，所述半导体器件设于所述反应室内，且置于所述下电极上，所述上电极的第一部分在所述下电极的投影覆盖所述半导体器件在所述下电极的投影；所述上电极与所述下电极之间用于产生电压差以在所述反应室内产生等离子体，所述等离子体用于对所述半导体器件进行刻蚀，所述第一部分包括多个工作区域，每个所述工作区域的温度独立控制。
9.根据权利要求8所述的刻蚀装置，其特征在于，多个所述工作区域包括中心工作区域与环形工作区域，所述环形工作区域套设在所述中心工作区域之外，所述中心工作区域的温度独立控制，所述环形工作区域的温度独立控制。
10.根据权利要求8所述的刻蚀装置，其特征在于，所述中心工作区域包括多个第一子模块，多个所述第一子模块呈网格状分布，每个所述第一子模块的温度独立控制；所述环形工作区域包括多个第二子模块，多个所述第二子模块呈网格状分布，每个所述第二子模块的温度独立控制。
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