CN112151486A - 模块化集成电路设备的结构管芯到结构管芯的互连 - Google Patents

模块化集成电路设备的结构管芯到结构管芯的互连 Download PDF

Info

Publication number
CN112151486A
CN112151486A CN202010222953.8A CN202010222953A CN112151486A CN 112151486 A CN112151486 A CN 112151486A CN 202010222953 A CN202010222953 A CN 202010222953A CN 112151486 A CN112151486 A CN 112151486A
Authority
CN
China
Prior art keywords
die
structural
inter
fabric
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010222953.8A
Other languages
English (en)
Inventor
C·H·郑
C·S·梁
L·G·唐
H·W·林
H·K·蓬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN112151486A publication Critical patent/CN112151486A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5382—Adaptable interconnections, e.g. for engineering changes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

本公开中的可编程结构管芯包括设置在可编程逻辑结构的扇区中的直接的结构管芯到结构管芯的互连接口列。该互连接口列的每一行包括电耦合到微凸块的至少一个互连接口。该微凸块被配置为通过中介层电耦合到另一个结构管芯的另一个互连接口的另一个微凸块。该结构管芯可包括多个互连接口列，每个互连接口列延伸深入到该扇区中，以在结构管芯之间实现低延迟连接，并减少路由拥塞。在一些实施例中，相反地，该结构管芯可以包括分布到扇区的多个逻辑块的互连接口。

Description

模块化集成电路设备的结构管芯到结构管芯的互连
背景技术
本公开涉及集成电路***的管芯之间的连接，例如，模块化集成电路***的可编程结构管芯之间的连接。
该部分旨在向读者介绍可能与下面描述的和/或要求保护的本公开的各个方面有关的本领域的各个方面。相信该论述便于为读者提供背景技术信息，以促进更好地理解本公开的各个方面。因此，可以理解，应该从这个角度来理解这些陈述，而不应将其理解为对现有技术的认可。
现代电子设备，例如计算机、便携式设备、网络路由器、数据中心、连接到因特网的电器等，倾向于包括至少一个集成电路设备。集成电路设备采用多种形式，包括处理器(例如，中央处理单元(CPU))、存储器设备和可编程设备(例如，FPGA)，此处仅列举几个示例。特别地，可编程设备可以包括可编程逻辑结构，其可以在制造之后被编程(例如，配置)以及重新编程(例如，重新配置)以提供基于电路设计的多种广泛的功能。
为了提高硅的成品率，可以将FPGA分解或物理上划分并制造为较小的可编程逻辑结构管芯。然后将较小的管芯互连在一起以创建较大的FPGA。在一些情况下，使用较小的结构管芯的外部互连，例如，高级接口总线(AIB)或者通用接口总线(UIB)，通过一个或多个嵌入式多管芯互连桥(EMIB)将结构管芯通信地耦合。该外部互连可设置在该结构管芯的一个或多个分界线上，以免过量地消耗该结构管芯的路由电路，并且可以经由水平和/或垂直的输入/输出接口访问该外部互连。然而，由于有限的分界线，该水平和/或垂直的输入/输出接口可能限制伸入该结构管芯，并且在数量上也会受限。因此，当向其他结构管芯发送数据或从其他结构管芯接收数据时，在结构管芯分界线上会发生路由拥塞，从而导致设备性能降低。此外，该外部互连可被构建为支持高带宽存储器或收发器事务，并且因此将具有较高的延迟，这对于实现结构管芯到结构管芯互连的目的来说是低效的。
附图简要说明
通过阅读以下详细描述并参考附图，可以更好地理解本公开的各个方面，其中：
图1是根据本公开的实施例的包括集成电路设备的数据处理***的框图；
图2是根据本公开的实施例的便于对图1的集成电路设备进行编程的设计工作站的框图；
图3示出了根据本公开的实施例的具有多个可编程逻辑结构管芯的图1的集成电路设备的示例；
图4是根据本公开的实施例的图3的集成电路设备的俯视图；
图5是根据本公开的实施例的图3的集成电路设备的侧视图；
图6是根据本公开的实施例的图3的集成电路设备的一部分的透视图，示出了该集成电路设备的结构管芯的扇区的行和该结构管芯的微凸块；
图7是根据本公开的实施例的图3的集成电路设备的结构管芯的扇区的可编程逻辑结构的行的部分的示图，其中该可编程逻辑结构具有互连块列；以及
图8是根据本公开的实施例的图1的集成电路设备的结构管芯的扇区的可编程逻辑结构的行的部分的示图，该行具有分布式互连接口。
具体实施方式
以下将描述一个或多个具体实施例。为了提供对这些实施例的简明描述，说明书中并未描述实际实施方式的所有特征。应当理解，在任何这样的实际实施方式的开发中，例如在任何工程或设计项目中，必须做出许多实施方式特定的决策以实现开发人员的具体目标，例如，遵从与***相关和与业务相关的约束，针对不同的实施方式，该约束不同。此外，应当理解，这样的开发工作可能是复杂且耗时的，但是无论如何对于受益于本公开的普通技术人员而言，这将是设计、制作和制造的常规任务。
当介绍本公开的各种实施例的元素时，冠词“一”，“一个”和“该”旨在意指存在一个或多个该元素。术语“包括”、“包含”和“具有”旨在是包括性的，并且意指可以存在除所列出的元素之外的另外的元素。另外，应当理解，对本公开的“一个实施例”或“实施例”的引用不旨在被解释为排除也包含了所述记载的特征的另外的实施例的存在。
诸如现场可编程门阵列(FPGA)的集成电路可以包括可编程结构(例如，逻辑阵列块(LAB)，具有诸如数字信号处理(DSP)块、路由多路复用器(mux)等日志单元)，该可编程结构可以被配置为并且在一些情况下，可以稍后被重新配置以实现电路设计。由于硅的成品率较低(例如，晶圆上很多不正确执行的硅管芯)，制造单片FPGA(例如，作为单个管芯制造的FPGA)在经济上是低效的并且是工艺密集的。为了提高硅的成品率，可以对FPGA进行分解或物理划分，并将其制造为更小的可编程逻辑结构管芯。然后再将该结构管芯互连在一起以创建更大的FPGA。
为了使结构管芯能够彼此通信，本公开的可编程结构管芯包括直接的结构管芯到结构管芯互连(例如，高级接口总线-直接(AIB-D))接口(称为“互连接口”或“管芯间互连接口”)列，其设置在可编程逻辑结构的扇区的一个或多个行或组中。该互连接口可以经由硅中介层(interposer)(例如，其包括链路或电信号管道)通信地耦合到另一个结构管芯的互连接口。
结构管芯可以包括多个互连接口列。例如，结构管芯的可编程逻辑结构的一个扇区可以包括十个互连接口列，其可延伸深入到该扇区中(例如，使得该扇区的多个行包括该互连接口列)，从而在该结构管芯之间实现低延迟连接。此外，与单片FPGA设计中使用的传统HIO/VIO相比，直接互连列的布置可以减少路由拥塞。
考虑到前述，图1是根据本公开的实施例的包括集成电路设备12的数据处理***10的框图。数据处理***10可以包括比所示出的更多或更少的部件(例如，包括电子显示器、用户界面结构、专用集成电路(ASIC))。数据处理***10可以包括一个或多个主处理器14，例如，英特尔
Figure BDA0002426708480000031
Figure BDA0002426708480000032
处理器或精简指令处理器(例如，精简指令集计算机(RISC)或高级RISC机器(ARM)处理器)，可以管理对于数据处理***10的数据处理请求(例如，执行机器学习、视频处理、语音识别、图像识别、数据压缩、数据库搜索排名、生物信息学、网络安全模式识别、空间导航等)。
主处理器14可以与存储器和/或存储电路16通信，该存储器和/或存储电路16可以包括有形的、非暂时性的机器可读介质，例如，随机存取存储器(RAM)、只读存储器(ROM)、一个或多个硬盘驱动器、闪存或任何其他适当的光学、磁性或固态存储介质。存储器和/或存储电路16可以存储由数据处理***10处理的数据，例如，处理器可执行控制软件、配置软件、***参数、配置数据等。
数据处理***10还可以包括使得数据处理***10能够与其他电子设备进行通信的网络接口18。在一些实施例中，数据处理***10可以是处理各种不同请求的数据中心的一部分。例如，数据处理***10可以经由网络接口18接收数据处理请求，以执行机器学习、视频处理、语音识别、图像识别、数据压缩、数据库搜索排名、生物信息学处理、网络安全模式识别、空间导航或其他专门任务。数据处理***10可以进一步包括便于执行数据处理任务的集成电路设备12。
根据本公开的实施例，设计者可以使用设计工作站20来开发可由集成电路设备12实现和/或配置集成电路设备12的设计，如图2所示。在一些实施例中，设计者可以使用设计软件24(例如，英特尔公司的
Figure BDA0002426708480000041
)来生成可用于对集成电路设备12进行编程(例如，配置)的设计。例如，设计者可以对模块化的集成电路设备12进行编程以实现特定功能，例如，实现电路设计(例如，更高级别的电路设计)，就好像集成电路设备12是单片(monolithic)一样。集成电路设备12可以是可编程集成电路，例如，现场可编程门阵列(FPGA)，其包括一个或多个可编程结构管芯，共同实现一个或多个电路设计。每个可编程结构管芯还可包括一个或多个输入/输出(I/O)接口(例如，微凸块和/或相关的传输、接收、驱动和/或路由部件)，其使得可编程结构管芯能够与其他设备或部件(例如，集成电路设备12的内部的或外部的)进行通信。
这样，设计软件24可以使用编译器26生成用于集成电路设备12的较低级别的电路设计配置。也就是说，编译器26可为集成电路设备12提供代表设计者指定的功能的机器可读指令，例如，以配置比特流28的形式提供。主处理器14可以协调将比特流28加载到集成电路设备12上以及随后对该可编程结构进行的编程。
为了提高集成电路12(例如，FPGA)的可扩展性和硅的成品率，集成电路12的可编程逻辑结构可以被模块化成多个更小的可编程逻辑结构管芯。根据本公开的实施例，图3示出了集成电路设备12具有多个可编程逻辑结构管芯40的示例。尽管集成电路设备12被示出为FPGA，应当理解，针对任何适当类型的集成电路设备12，都可以进行可编程逻辑结构管芯40的分解。结构管芯40可包括可编程逻辑结构42(也称为“可编程结构”、“可编程逻辑”、“可编程结构电路”、“可编程逻辑电路”等)，其可被划分为一个或多个扇区，并便于对FPGA 12的编程。应当理解，每个结构管芯40可以包括可编程逻辑结构的不同实例(例如，当与其他结构管芯40相比时)。例如，结构管芯40可以包括与其他结构管芯40相比不同数量(例如，更多或更少)的数字信号处理(DSP)块，与其他结构管芯40相比不同数量(例如，更多或更少)的存储器块等。而且，在一些情况下，每个结构管芯40可以包括核心结构的实例，其可以包括，例如，收发器和/或硬知识产权内核的部件(如处理器内核)、以太网介质访问控制单元、PCI/PCI Express控制器、外部存储器控制器、晶体管等。
可编程逻辑结构42可以按分组(例如，列)排列，其有时被称为可配置逻辑块(CLB)或逻辑阵列块(LAB)。可编程逻辑结构42还可以包括存储器LAB(MLAB)，DSP块、路由多路复用器等。在操作中，可编程逻辑结构42可以从主处理器14接收配置比特流28，将配置比特流28存储在集成电路设备12的配置随机存取存储器(CRAM)比特中，并且可以根据存储在CRAM比特中的配置比特流28中体现的电路设计对其进行配置。可以在运行时对结构管芯40进行配置或部分地进行配置，和/或可以在稍后的时间对其进行重新配置或部分地进行重新配置，从而实现生产后设计灵活性。
经由嵌入式接口桥，如硅中介层44(例如，通过硅基材中的信号传导通道)进行集成电路设备12上的结构管芯40之间的通信。也就是说，在不使用中介层44的情况下执行(例如，没有信号进入中介层44的信号传导通道)结构管芯40之内的结构内通信40。通过中介层44内设置的通道和/或接口，进行可编程结构管芯间的通信(例如，两个不同的结构管芯40之间的结构管芯到结构管芯的通信)。
图4中示出了根据本公开的实施例的图3的分解的FPGA设备12的俯视图，其进一步示出了用于模块化的可编程结构管芯40(其也可以被称为瓦片)的连接和布局架构。应当理解，尽管示出的FPGA设备12具有一定数量的结构管芯40、连接和部件，但是本公开包含了FPGA设备12的任何适当的变化。
如图所示，FPGA设备12的可编程结构管芯40中的每一个包括可编程逻辑结构62(与上文图3中描述的可编程逻辑结构42相同)的多个扇区60。每个结构管芯40还包括直接结构管芯到结构管芯互连(例如，高级接口总线-直接(AIB-D))接口(“互连接口”)64，其提供管芯40之间的连接，无需使用基于网络的通信。每个互连接口64可以电耦合到结构管芯40的路由结构(例如，路由电路、路由多路复用器和/或其他适当的路由部件)，并且可以将水平线从结构管芯40桥接到第二结构管芯40。特别地，互连接口64可以耦合到结构管芯40的微凸块，该微凸块分布在结构管芯40上。这样，用于每个结构管芯40的互连接口64的数量可基于结构管芯40的微凸块的数量，和/或可以由符合结构管芯(fabric glue die)40之间的接口的规范来定义。例如，针对每个微凸块，结构管芯40具有一个互连接口64。
互连接口64可以分布在更多或更少的列中，和/或更宽或更窄的列中，以便能以增加的分界线伸入(shoreline reach)进行通信，和/或使该通信具有增加的路由灵活性，而无需使用基于网络的通信(例如，片上网络部件)，进而使结构管芯到结构管芯的通信不会过度地消耗结构管芯40中的可编程逻辑结构62的路由电路的访问量。例如，如图所示，互连接口64可以分布在每个扇区60的5个列中，因此，与仅使用结构管芯40的水平连接进行结构管芯到结构管芯的通信的情况相比，分界线伸入增长5倍。应当理解，结构管芯40中包括的互连接口64的列可以具有任何适当的数量并且这些列具有任何适当的宽度，例如，10列，每列具有一个互连接口64的宽度；1列，每列具有两个互连接口64的宽度等。
图4还示出了水平输入/输出(HIO)接口66和垂直输入/输出(VIO)接口68，可以电耦合到结构管芯40的扇区60。HIO/VIO接口66、68可以使信号从第一结构管芯40发送到第一结构管芯40外部的设备或部件，例如第二结构管芯40(例如，经由中介层44)。然而，因为HIO/VIO接口66、68设置在结构管芯40的分界线(例如，70)附近，所以当向其他结构管芯发送数据或从其他结构管芯接收数据时，在分界线70处会发生路由拥塞，进而导致设备性能下降。
另外，如图5所示，其示出了根据本公开实施例的图3的分解的FPGA设备12的侧视图，结构管芯40可放置在硅中介层(例如，无源中介层)44上。结构管芯40的每个互连接口64可以电耦合到结构管芯40的可编程逻辑结构42(例如，经由结构管芯40的路由电路)。每个互连接口64也可以经由布线或导体82电耦合到结构管芯40的相应的微凸块80。反过来，微凸块80可以电耦合到其他结构管芯40的其他微凸块80。其他微凸块80可以电耦合到其他结构管芯40的其他互连接口64，其他互连接口64可以电耦合到其他结构管芯40的其他可编程逻辑结构42(例如，经由其它结构管芯40的其他路由电路)。如图所示，尽管互连接口64设置在结构管芯40的顶表面86上，但是微凸块80可以设置在结构管芯40的底表面88上。这样，将互连接口64电耦合到微凸块80的布线或导体82可以延伸到顶表面和底表面86、88之间的结构管芯40中。以这种方式，可以在结构管芯40之间传输信号和/或数据。
硅中介层44可进而由封装基板90支撑，这有利于FPGA设备12的电连接。尽管在许多示例中将硅中介层44描述为无源中介层，但是在一些实施例中，硅中介层44也可以或可替代地包含有源部件，并且可以是有源中介层。
结构管芯40的每个扇区60可包括部件中的一行或多行逻辑块或一组或多组逻辑块，例如行的数量在1到200之间(例如，10行、42行、43行、50行、100行等)，便于数据的处理和路由。如图4中所示，行100可以是分界线70的一部分并且平行于分界线70(例如，结构管芯40的边缘)，并且包括互连接口64。图6是根据本公开的实施例的图3的FPGA设备12的一部分的透视图。如图所示，结构管芯40的扇区60的行(例如，100)可以包括多个块，这些块具有能实现一定功能的一些部件。
例如，行100可以包括向结构管芯40提供可编程功能的存储器逻辑阵列块102(MLAB)，并且可以包括存储少量(例如，千字节)数据的存储器资源。结构管芯40的行(包括行100)可以包括向结构管芯40提供可编程功能的逻辑阵列块(LAB)。基于所实施的电路设计(例如，以对应于MLAB102和/或LAB编程在FPGA设备12的配置随机存取存储器(CRAM)比特中的比特流28的形式)，MLAB102和LAB可以实现逻辑功能、算术功能、寄存器功能等。行100还可以包括逻辑元件输入多路复用器(LEIM)块104，其可作为选择电路，基于所实施的电路设计(例如，以对应于MLAB102和/或LAB编程在FPGA设备12的CRAM中的比特流的形式)，路由来自结构管芯40的各个部分的信号，例如去往或来自MLAB102和/或LAB中的逻辑块。
行100可以包括一个或多个互连块108，其中可设置一个或多个互连接口64。在每个互连块108中，可以设置任何适当数量的互连接口64，例如1到200个互连接口64，10到14个互连接口64等。每个互连接口64可以电耦合到相应的微凸块80。微凸块80可以是单向或双向的。也就是说，如果微凸块80是单向的，每个微凸块80可以被配置为向另一结构管芯40发送信号，或者从另一结构管芯40接收信号。如果微凸块80是双向的，每个微凸块80可以被配置为发送信号到另一个结构管芯40并从另一个结构管芯40接收信号。
这样，为了将数据发送到另一结构管芯40，该结构管芯40上的数据被发送到深深地伸入到扇区60中的互连块108的一个或多个互连接口64。也就是说，经由例如行100的路由结构或电路(RT)块106，在结构管芯40上的数据可以被发送到例如与要被处理的互连块108临界或相邻的行100的MLAB102，或是发送到与将被复用的互连块108临界或相邻的行100的LEIM块104。RT块106可以包括一个或多个可编程互连块，将输入数据通道连接到输出数据通道，并且因此可以在行100的块之间路由数据信号。
类似地，为了从另一结构管芯40接收数据，互连块108的一个或多个互连接口64可以从一个或多个相应的微凸块80接收数据。然后，互连块108将该数据发送到例如与要被处理的互连块108临界或相邻的行100的MLAB102，或是与要被复用的互连块108临界或相邻的行100的LEIM块104。行100的RT块106从MLAB 102或LEIM块104接收数据，并将该数据路由到行100的其它块以进行进一步的处理。在一个实施例中，在发送数据时，来自核心结构到互连接口64的输入可以穿过LEIM块104，而输出可以直接驱动至RT块106。
如上所述，由于减少的延迟和更大的伸入，互连接口64可以促进满足结构管芯40之间的连接需求。特别地，互连接口64可以设置在一个或多个列中(例如，在互连块108中)，并包括便于布线到布线连接的单向或双向输入/输出(I/O)缓冲器。例如，图7是根据本公开的实施例的图3的FPGA设备12的结构管芯40的扇区60的可编程逻辑结构42的行(例如120、122)的部分的图。扇区60的第一行120可以部分地设置在结构管芯40的分界线70上并且平行于结构管芯40的分界线70(例如，相邻于另一个结构管芯40)，而扇区60的其他行(例如，第二行122)可与分界线70分开设置，并且远离(且平行于)分界线70。这样，互连块108可以设置在扇区60的列(例如，110)中，并且深入到扇区60中(例如，相对于分界线70)。例如，扇区60可以包括42行逻辑块。如果互连块108的列110在整个扇区60(例如，从边缘到边缘或从分界线到分界线)上一直伸入，并且针对每个互连块108有14个互连接口64，那么，互连块108的列110可以包括588个互连接口64。这样更大的伸入可以使得互连接口64能够更容易地访问(例如，用更短的路由长度，进而更少的延迟)结构管芯40的水平布线。结构管芯40整体上的延迟的减少可对***性能有很大的影响。例如，整个结构管芯40的布线延迟可以保持在400皮秒以内。应当理解，这些数用作说明性示例，并且每个扇区60可以具有更多或更少行的逻辑块，每个互连块108可以具有更多或更少的互连接口64，并且因此，互连块108的每个列110可以包括更多或更少的互连接口64。以这种方式，互连接口64可以提供直接的结构管芯到结构管芯的连接，而无需通过片上网络。结构管芯40还可包括一列或多列LAB块126。
这样，为了在结构管芯的扇区中包括互连接口64，该结构管芯的扇区60中的一列块例如LAB或MLAB列可以被替换为互连列110。例如，在一些情况下，用互连列110来替换结构管芯中的五个LAB或MLAB列，当然可以替换任何适当数量的LAB或MLAB列(例如，1到100)。在这样的示例中，大约2300根布线或导体可装入结构管芯的扇区中的五个LAB或MLAB列中。这些布线或导体可以被独立地配置为用于互连接口64的接收和/或发射电路。对于结构管芯40的可编程逻辑结构42而言，这种替换可能仅仅看起来好像是LAB或MLAB列已被另一知识产权列(例如，诸如另一LAB或MLAB列)所替换。即，互连接口64可以被完全地集成到结构管芯40的核心结构中并且共享该核心结构的配置方案(例如，重用被替换的LAB或MLAB列上的CRAM比特和/或本地扇区管理器)和/或时钟方案。
在另外的或可替代的实施例中，(例如，相对于将互连接口64分组在互连块108的一个或多个列中)互连接口64可以分布到更大范围。例如，如图8中所示，根据本公开的实施例，互连接口64可以设置在每个LAB 126和MLAB 102中。尽管所示出的单个互连接口64设置在每个LAB 126和MLAB 102中，但是，应当理解，任何适当数量的互连接口64(例如，1到20个)可以设置在每个LAB 126和MLAB 102中，并且互连接口64可以按任意适当的数量或类型的逻辑块设置。
图8中所示的分布方案尤其可用于结构管芯到结构管芯的连接，因为其与核心结构部件例如LAB 126和RT块106紧密地耦合在一起。在一些情况下，例如当数据总线连接很关键或LAB 126和/或MLAB 102中的物理空间受限的情况下，在至少图7中所示出的列方案更合适。例如，一些架构可包括要设置在LAB 126和/或MLAB 102中的一定数量的静电放电二极管，并且因此，在LAB 126和/或MLAB 102中可能没有足够的空间来容纳互连接口64。
互连接口64可以减少延迟，是因为在不阻塞或不过度使用结构管芯40的路由电路的情况下，相比在单片FPGA设计中使用的水平和/或垂直的输入/输出(HIO和/或VIO)接口，互连接口64可以进一步伸入(例如，连接)结构管芯40的可编程结构42。也就是说，取代必须通过扇区的过多数量的可编程结构，在位于结构管芯深处(例如，与结构管芯的分界线分开并远离分界线)的源/目的逻辑块与通常位于结构管芯的边缘处的水平和/或垂直输入/输出接口之间来路由数据，本公开的结构管芯40使得能够在源/目的逻辑块与通常更紧密地布置的互连接口64之间进行路由数据，从而可以快速地将数据发送到相应的电耦合的微凸块80或从相应的电耦合的微凸块80接收数据(该微凸块又可以电耦合到目的/源结构管芯)。换句话说，由于互连接口64可以是遍布整个结构管芯40，路由可以不被限制于该可编程结构42的边缘，并且可以减轻传统的路由拥塞。例如，互连接口64可以替代至少一些垂直输入/输出接口，并且对于到结构管芯40的布线连接，与水平和/或垂直输入/输出接口相比，互连接口64可以提供例如10倍以上的伸入。
尽管本公开中阐述的实施例可以易于各种修改和替代形式，但是已经通过示例的方式在附图中示出了具体的实施例，并且已经在本文中对其进行了详细描述。然而，应当理解，本公开内容不旨在限于所公开的特定形式。本公开内容将覆盖落入由所附权利要求所限定的本公开的精神和范围内的所有修改、等同物和替代物。
本文提出和要求保护的技术被引用并应用于具有实际性质的材料对象和具体实例，该技术显著地改进了本技术领域，并且因此不是抽象的、无形的或纯理论的。此外，如果本说明书结尾所附的任何权利要求包含一个或多个被指定为“用于[执行][功能]……的单元”或“用于[执行][功能]……的步骤”的元素，其意指将根据35U.S.C 112(f)来解释这样的元素。然而，对于任何包含以任何其他方式指定的元素的权利要求，其意指不将根据35U.S.C 112(f)来解释这样的元素。

Claims (20)

1.一种集成电路***，包括：
第一结构管芯，包括：
第一多个扇区，其中，所述第一多个扇区中的第一扇区包括：
第一行逻辑块，包括第一可编程结构电路；
第一管芯间互连接口，设置在所述第一行逻辑块中，通信地耦合到所述第一可编程结构电路；以及
第一微凸块，电耦合到所述第一管芯间互连接口；以及
第二结构管芯，包括：
第二多个扇区，其中，所述第二多个扇区中的第二扇区包括：
第二行逻辑块，包括第二可编程结构电路；以及
第二管芯间互连接口，设置在所述第二行逻辑块中，通信地耦合到所述第二可编程结构电路；以及
第二微凸块，电耦合到所述第二管芯间互连接口，其中：
所述第一微凸块和所述第二微凸块电耦合在一起；并且
所述第一管芯间互连接口和所述第二管芯间互连接口被配置为经由所述第一微凸块和所述第二微凸块实现所述第一结构管芯和所述第二结构管芯之间的通信。
2.根据权利要求1所述的集成电路***，包括中介层，其中，所述第一结构管芯和所述第二结构管芯设置在所述中介层上。
3.根据权利要求2所述的集成电路***，其中，所述第一微凸块和所述第二微凸块经由设置在所述中介层中的布线到布线连接电耦合在一起。
4.根据权利要求1所述的集成电路***，其中，所述第一行逻辑块设置在所述第一结构管芯的分界线上，并且平行于所述第一结构管芯的分界线。
5.根据权利要求1-4中任一项所述的集成电路***，其中，所述第一扇区包括第三行逻辑块，所述第三行逻辑块设置在所述第一结构管芯的分界线上，并且平行于所述第一结构管芯的所述分界线，其中，所述第一行逻辑块与所述第三行逻辑块相邻，并且设置为平行于所述第一结构管芯的所述分界线。
6.根据权利要求1-4中任一项所述的集成电路***，包括多个水平输入/输出接口和多个垂直输入/输出接口，其中，所述多个水平输入/输出接口和所述多个垂直输入/输出接口被配置为使所述第一结构管芯能够与所述第二结构管芯通信。
7.一种结构管芯，包括：
分界线；以及
多个扇区，其中，所述多个扇区中的扇区包括：
一组逻辑块，包括可编程结构电路，其中，所述一组逻辑块与所述结构管芯的所述分界线分隔开；以及
管芯间互连接口，设置在所述一组逻辑块中，通信地耦合到所述可编程结构电路，其中，所述管芯间互连接口被配置为经由布线到布线连接通信地耦合到第二结构管芯。
8.根据权利要求7所述的结构管芯，其中，所述第二结构管芯包括第二管芯间互连接口，其中，所述管芯间互连接口被配置为经由所述布线到布线连接通信地耦合到所述第二结构管芯的所述第二管芯间互连接口。
9.根据权利要求7所述的结构管芯，包括电耦合到所述管芯间互连接口的微凸块，其中，所述微凸块设置在中介层上，其中，所述第二结构管芯包括设置在所述中介层上的第二微凸块，其中，所述微凸块和所述第二微凸块经由所述布线到布线连接电耦合在一起。
10.根据权利要求9所述的结构管芯，其中，所述管芯间互连接口设置在所述结构管芯的顶表面上，并且其中，所述微凸块设置在所述结构管芯的底表面上。
11.根据权利要求7-10中任一项所述的结构管芯，其中，所述扇区包括设置在所述扇区的列中的多个管芯间互连接口，其中，所述多个管芯间互连接口包括所述管芯间互连接口。
12.根据权利要求7-10中任一项所述的结构管芯，所述一组逻辑块包括多个逻辑阵列块，其中，所述多个逻辑阵列块中的至少一些逻辑阵列块包括相应的管芯间互连接口。
13.根据权利要求7-10中任一项所述的结构管芯，其中，所述扇区包括多组逻辑块，所述多组逻辑块包括所述一组逻辑块，其中，所述多组逻辑块中的至少一些逻辑块组包括多个逻辑阵列块，其中，所述多个逻辑阵列块中的至少一些逻辑阵列块包括相应的管芯间互连接口。
14.根据权利要求7-10中任一项所述的结构管芯，其中，所述扇区包括设置在所述结构管芯的所述分界线上的第二组逻辑块，其中，所述一组逻辑块设置为与所述第二组逻辑块相邻，但是相比所述第二组逻辑块更远离所述分界线。
15.一种结构管芯，包括：
多个扇区，其中，所述多个扇区中的扇区包括：
互连块列，包括可编程结构电路；以及
多个管芯间互连接口，其中，所述多个管芯间互连接口中的至少一个管芯间互连接口被配置为通信地耦合到第二结构管芯。
16.根据权利要求15所述的结构管芯，包括多个微凸块，其中，所述至少一个管芯间互连接口被配置为电耦合到所述多个微凸块中的相应的微凸块。
17.根据权利要求16所述的结构管芯，包括底表面，其中，所述多个微凸块中的所述相应的微凸块设置在所述底表面上。
18.根据权利要求17所述的结构管芯，包括顶表面，其中，所述至少一个管芯间互连接口设置在所述顶表面上。
19.根据权利要求18所述的结构管芯，包括多个导体，其中，所述多个导体中的至少一个导体：
将所述至少一个管芯间互连接口电耦合到所述多个微凸块中的所述相应的微凸块；以及
从所述结构管芯的所述顶表面延伸到所述结构管芯的所述底表面。
20.根据权利要求15-19中任一项所述的结构管芯，其中，所述互连块列包括十个或更多个管芯间互连接口。
CN202010222953.8A 2019-06-28 2020-03-26 模块化集成电路设备的结构管芯到结构管芯的互连 Pending CN112151486A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/456,647 US10886218B2 (en) 2019-06-28 2019-06-28 Fabric die to fabric die interconnect for modularized integrated circuit devices
US16/456,647 2019-06-28

Publications (1)

Publication Number Publication Date
CN112151486A true CN112151486A (zh) 2020-12-29

Family

ID=68238122

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010222953.8A Pending CN112151486A (zh) 2019-06-28 2020-03-26 模块化集成电路设备的结构管芯到结构管芯的互连

Country Status (3)

Country Link
US (3) US10886218B2 (zh)
CN (1) CN112151486A (zh)
DE (1) DE102020113949A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112861464A (zh) * 2021-03-16 2021-05-28 上海壁仞智能科技有限公司 集成电路芯片的设计方法和集成电路芯片

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10686731B2 (en) * 2017-12-19 2020-06-16 Xilinx, Inc. Network interface device
US10686872B2 (en) * 2017-12-19 2020-06-16 Xilinx, Inc. Network interface device
US11557541B2 (en) * 2018-12-28 2023-01-17 Intel Corporation Interconnect architecture with silicon interposer and EMIB
US10666261B2 (en) * 2018-12-28 2020-05-26 Intel Corporation High-speed core interconnect for multi-die programmable logic devices
US10886218B2 (en) 2019-06-28 2021-01-05 Intel Corporation Fabric die to fabric die interconnect for modularized integrated circuit devices
CN111753481B (zh) * 2020-07-01 2022-03-22 无锡中微亿芯有限公司 利用有源硅连接层平衡延迟的多裸片fpga

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11036660B2 (en) * 2019-03-28 2021-06-15 Intel Corporation Network-on-chip for inter-die and intra-die communication in modularized integrated circuit devices
US10886218B2 (en) * 2019-06-28 2021-01-05 Intel Corporation Fabric die to fabric die interconnect for modularized integrated circuit devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112861464A (zh) * 2021-03-16 2021-05-28 上海壁仞智能科技有限公司 集成电路芯片的设计方法和集成电路芯片
CN112861464B (zh) * 2021-03-16 2022-08-16 上海壁仞智能科技有限公司 集成电路芯片的设计方法和集成电路芯片

Also Published As

Publication number Publication date
US20190326210A1 (en) 2019-10-24
DE102020113949A1 (de) 2020-12-31
US11670589B2 (en) 2023-06-06
US20210111116A1 (en) 2021-04-15
US12009298B2 (en) 2024-06-11
US10886218B2 (en) 2021-01-05
US20230378061A1 (en) 2023-11-23

Similar Documents

Publication Publication Date Title
CN112151486A (zh) 模块化集成电路设备的结构管芯到结构管芯的互连
US11080449B2 (en) Modular periphery tile for integrated circuit device
US10916516B2 (en) High bandwidth memory (HBM) bandwidth aggregation switch
EP3497722B1 (en) Standalone interface for stacked silicon interconnect (ssi) technology integration
KR100690557B1 (ko) 시스템 온 칩 디자인을 위한 컴포넌트로서의 독립프로세서 서브시스템
US8445918B2 (en) Thermal enhancement for multi-layer semiconductor stacks
US10784121B2 (en) Standalone interface for stacked silicon interconnect (SSI) technology integration
US11062070B2 (en) Die to die interconnect structure for modularized integrated circuit devices
US9911465B1 (en) High bandwidth memory (HBM) bandwidth aggregation switch
CN111183419A (zh) 可编程设备和处理***在集成电路封装中的集成
CN112084729A (zh) 用于逻辑器件的粗粒度可编程路由网络
CN111725188B (zh) 一种硅连接层具有可配置电路的多裸片fpga
US20220102281A1 (en) Selective use of different advanced interface bus with electronic chips
US10879903B2 (en) Distributed I/O interfaces in modularized integrated circuit devices
US20240162189A1 (en) Active Interposers For Migration Of Packages
US20240111703A1 (en) Techniques For Configuring Repeater Circuits In Active Interconnection Devices
US20240193331A1 (en) Techniques For Coarse Grained And Fine Grained Configurations Of Configurable Logic Circuits
EP4024222A1 (en) An integrated circuit with 3d partitioning
US20240145434A1 (en) Multi programable-die module
US20220334979A1 (en) Crossbar Circuits And Methods For External Communication With Logic In Integrated Circuits
US9780040B1 (en) Integrated circuit package substrates having a common die dependent region and methods for designing the same
Jiao et al. FPIA: Communication-Aware Multi-Chiplet Integration With Field-Programmable Interconnect Fabric on Reusable Silicon Interposer

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination