CN112038394A - 一种能够提高阈值电压稳定性的mosfet的制备方法 - Google Patents
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Abstract
本发明涉及一种能够提高阈值电压稳定性的MOSFET的制备方法，包括：在N+衬底层的上表面生长N‑漂移层；在N‑漂移层的上表面进行铝离子注入形成第一P阱和第二P阱；在第一P阱内和第二P阱内分别进行氮离子注入形成第二N+源区；在第一P阱内和第二P阱内分别进行铝离子入形成第二P+接触区；然后在此基础上生长N+纳米薄层，将N+纳米薄层进行氧化形成栅氧化层；在栅氧化层表面淀积多晶硅形成多晶硅栅；在多晶硅栅的上表面淀积第一金属形成源电极；在N+衬底层的背面淀积第二金属形成漏电极。此方法可避免能够提高阈值电压稳定性的MOSFET淀积二氧化硅时的离子注入工艺引起的阈值电压漂移问题。
Description
技术领域
本发明属于微电子技术领域，具体涉及一种能够提高阈值电压稳定性的MOSFET的制备方法。
背景技术
碳化硅(SiC)材料作为第三代半导体材料的代表，以其优良的化学特性和电学特性成为制造高温、大功率电子器件的半导体材料，并且具有远高于硅材料的功率器件品质因子。碳化硅功率MOSFET(金氧半场效晶体管，Metal-Oxide-Semiconductor Field-EffectTransistor)器件的研发始于20世纪90年代，具有输入阻抗高、开关速度快、工作频率高和耐高温高压等一系列优点，已在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛的应用。
然而，目前碳化硅功率MOSFET器件和二氧化硅的接触界面质量较差，导致界面和栅氧化层内存在大量的缺陷陷阱，这些缺陷陷阱在应力的作用下会被电子或空穴填充导致阈值电压漂移，进而造成阈值电压不稳。阈值电压不稳的问题在注入型MOSFET器件中更为严重，造成此问题的原因是由于栅氧化层生长时要消耗离子注入后的外延薄层，薄层中的损伤将会影响栅氧化层的质量，因此可得栅氧化层会受到氧化工艺和离子注入工艺的双重影响。为了解决此问题，现阶段提出了淀积二氧化硅的方法，由此避免离子注入引起的氧化层损伤，可提高栅氧化层的质量、提高器件阈值电压稳定性。
但是，淀积二氧化硅的方法涉及的界面制备器件迁移率并不理想，仍存在离子注入工艺引起的界面粗糙、高晶格损伤或低激活率等一系列问题，进而引起阈值电压漂移的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种能够提高阈值电压稳定性的MOSFET的制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明的一种能够提高阈值电压稳定性的MOSFET的制备方法，包括：
在N+衬底层的上表面生长N-漂移层；
在所述N-漂移层内进行离子注入以在所述N-漂移层的两端分别形成第一P阱和第二P阱，所述第一P阱和所述第二P阱的中间区域为JFET区；
在所述第一P阱和所述第二P阱内分别进行离子注入以在所述第一P阱内形成第一N+源区、在所述第二P阱内形成第二N+源区；
在所述第一P阱和所述第二P阱内分别进行离子注入以在所述第一P阱内形成第一P+接触区、在所述第二P阱内形成第二P+接触区，且所述第一P+接触区位于所述第一N+源区远离所述JFET区的一端、所述第二P+接触区位于所述第二N+源区远离所述JFET区的一端；
在所述第一P阱、所述第二P阱、所述JFET区、所述第一N+源区、所述第二N+源区、所述第一P+接触区和所述第二P+接触区的上表面生长N+纳米薄层。
在本发明的一个实施例中，在所述第一P阱、所述第二P阱、所述JFET区、所述第一N+源区、所述第二N+源区、所述第一P+接触区和所述第二P+接触区的上表面生长N+纳米薄层，包括：
采用分子束外延法在所述第一P阱、所述第二P阱、所述JFET区、所述第一N+源区、所述第二N+源区、所述第一P+接触区和所述第二P+接触区的上表面生长所述N+纳米薄层。
在本发明的一个实施例中，所述N+纳米薄层的厚度为15nm～30nm。
在本发明的一个实施例中，在在所述第一P阱、所述第二P阱、所述JFET区、所述第一N+源区、所述第二N+源区、所述第一P+接触区和所述第二P+接触区的上表面生长N+纳米薄层之后，还包括：
将所述N+纳米薄层在1200℃温度下进行干氧氧化1小时；
将干氧氧化的所述N+纳米薄层在950℃温度下进行湿氧氧化1小时；
通过对湿氧氧化后的所述N+纳米薄层进行光刻和刻蚀处理得到栅氧化层。
在本发明的一个实施例中，在通过对湿氧氧化后的所述N+纳米薄层进行光刻和刻蚀处理得到栅氧化层之后，还包括：
通过低压热壁化学气相淀积法在所述栅氧化层的上表面淀积多晶硅；
通过对所述栅氧化层上的多晶硅进行光刻和刻蚀处理得到多晶硅栅。
在本发明的一个实施例中，在通过对所述栅氧化层上的多晶硅进行光刻和刻蚀处理得到多晶硅栅之后，还包括：
在所述第一N+源区、所述第一P+接触区、所述第二N+源区和所述第二P+接触区的上表面淀积第一金属形成源电极，其中，
所述源电极的一部分位于部分所述第一N+源区的上表面和所述第一P+接触区的上表面，所述源电极的另一部分位于部分所述第二N+源区的上表面和所述第二P+接触区的上表面。
在本发明的一个实施例中，在所述第一N+源区、所述第一P+接触区、所述第二N+源区和所述第二P+接触区的上表面淀积第一金属形成源电极之后，还包括：
在所述N+衬底层的下表面淀积第二金属形成漏电极。
本发明的另一个实施例中，一种能够提高阈值电压稳定性的MOSFET，包括：
N+衬底层；
N-漂移层，设置于所述N+衬底层的上表面；
第一P阱，设置于所述N-漂移层内；
第二P阱，设置于所述N-漂移层内、且与所述第一P阱相邻间隔设置；
JFET区，位于所述第一P阱和所述第二P阱之间；
第一N+源区，位于所述第一P阱内靠近所述JFET区的一端；
第二N+源区，位于所述第二P阱内靠近所述JFET区的一端；
第一P+接触区，位于所述第一P阱内、所述第一N+源区远离所述JFET区的一端；
第二P+接触区，位于所述第二P阱内、所述第二N+源区远离所述JFET区的一端；
栅氧化层，位于所述第一P阱、所述第二P阱、所述JFET区、所述第一N+源区、所述第二N+源区、所述第一P+接触区和所述第二P+接触区的上表面。
在本发明的一个实施例中，还包括：多晶硅栅、源电极和漏电极，其中，
所述多晶硅栅，设置于所述栅氧化层的上表面；
所述源电极，设置于所述第一N+源区、所述第一P+接触区、所述第二N+源区和所述第二P+接触区的上表面；
所述漏电极，设置于所述N+衬底层的下表面。
在本发明的一个实施例中，所述源电极与所述第一N+源区、所述第一P+接触区、所述第二N+源区和所述第二P+接触区的接触界面为欧姆接触。
与现有技术相比，本发明的有益效果：
针对离子注入工艺引起的阈值电压漂移的问题，本发明提出了一种能够提高阈值电压稳定性的MOSFET的制备方法，通过在Sarit Dhar等人提出的提高MOSFET沟道迁移率的方法基础上进行改进，将对能够提高阈值电压稳定性的MOSFET的沟道进行N型离子注入的方法改为在第一P阱、第二P阱、JFET区、第一N+源区、第二N+源区、第一P+接触区和第二P+接触区的上表面生长N+纳米薄层，能够提高阈值电压稳定性的MOSFET的制备方法可避免离子注入工艺引起的阈值电压漂移问题。
附图说明
图1为本发明实施例提供的一种能够提高阈值电压稳定性的MOSFET的制备方法流程图；
图2a～图2i为本发明实施例提供的一种能够提高阈值电压稳定性的MOSFET的制备方法流程图；
图3为本发明实施例提供的一种能够提高阈值电压稳定性的MOSFET结构图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
需要说明的是，本实施例中提到的“上”“下”“左”“右”为该SiC浮结UMOSFET器件结构处于图示状态时的位置关系，“长”为该SiC浮结UMOSFET器件结构处于图示状态时的横向尺寸，“深”为该SiC浮结UMOSFET器件结构处于图示状态时的纵向尺寸。
实施例一
请参见图1和图2a～图2i，图1为本发明实施例提供的一种能够提高阈值电压稳定性的MOSFET的制备方法流程图，图2a～图2i为本发明实施例提供的一种能够提高阈值电压稳定性的MOSFET的制备方法流程图。一种能够提高阈值电压稳定性的MOSFET的制备方法，包括：
步骤1、在N+衬底层1的上表面生长N-漂移层2。
具体地，请再参见图2a，N+衬底层1的材料为碳化硅，首先采用RCA清洗标准对N+衬底层1进行清洗，然后在N+衬底层1的上表面外延生长N-漂移层2，N-漂移层2的厚度为8μm～9μm、掺杂浓度为1×1015cm-3～2×1015cm-3，优选地，N-漂移层2的厚度为8μm、氮离子掺杂浓度为1×1015cm-3。
在N+衬底层1的上表面生长N-漂移层2的工艺条件为：外延温度为1570℃，压力为100mbar，反应气体采用硅烷和丙烷，载运气体采用纯氢气，杂质源采用液态氮气。
步骤2、在N-漂移层2内进行离子注入以在N-漂移层2的两端分别形成第一P阱3和第二P阱4，第一P阱3和第二P阱4的中间区域为JFET区5。
具体地，请再参见图2b。在N-漂移层2内进行离子注入以在N-漂移层2的两端分别形成第一P阱3和第二P阱4，包括：
步骤2.1、通过低压热壁化学气相淀积法，在N-漂移层2的上表面淀积一层厚度为0.2μm的二氧化硅层，然后再淀积一层厚度为1μm的铝离子形成P阱离子注入阻挡层，进而通过光刻和刻蚀方法处理得到P阱注入区。
步骤2.2、在650℃的环境温度下对P阱注入区进行4次铝离子注入，4次铝离子注入采用的注入能量依次为450keV、300keV、200keV和120keV，铝离子的注入量依次为7.97×1013cm-2、4.69×1013cm-2、3.27×1013cm-2和2.97×1013cm-2，最终形成第一P阱3和第二P阱4，第一P阱3和第二P阱4的深度均为0.5μm、掺杂浓度均为3×1018cm-3。
步骤2.3、采用RCA清洗标准对进行4次铝离子注入的N-漂移层2的上表面进行清洗，然后烘干后制作碳膜保护，在1700℃～1750℃的氩气氛围中进行离子激活退火10min。
步骤3、在第一P阱3和第二P阱4内分别进行离子注入以在第一P阱3内形成第一N+源区6、在第二P阱4内形成第二N+源区7。
具体地，请再参见图2c。在第一P阱3和第二P阱4内分别进行离子注入以在第一P阱3内形成第一N+源区6、在第二P阱4内形成第二N+源区7，包括：
步骤3.1、通过低压热壁化学气相淀积法，在第一P阱3的上表面淀积一层厚度为0.2μm的二氧化硅层，然后再淀积一层厚度为1μm的铝离子形成第一N+源区阱离子注入阻挡层，通过光刻和刻蚀方法处理得到第一N+源区阱注入区；在第二P阱4的上表面淀积一层厚度为0.2μm的二氧化硅层，然后再淀积一层厚度为1μm的铝离子形成第二N+源区阱离子注入阻挡层，进而通过光刻和刻蚀方法处理得到第二N+源区阱注入区。
步骤3.2、在650℃的环境温度下对第一N+源区阱注入区和第二N+源区阱注入区均进行2次氮离子注入，2次氮离子注入采用的注入能量依次为80keV和30keV，氮离子的注入量依次为3.9×1014cm-2和1.88×1014cm-2，最终形成第一N+源区6和第二N+源区7，第一N+源区6和第二N+源区7的深度均为0.2μm、掺杂浓度均为1×1019cm-3。
步骤3.3、采用RCA清洗标准对进行2次氮离子选择性注入的N-漂移层2的上表面进行清洗，然后烘干后制作碳膜保护，在1700℃～1750℃的氩气氛围中进行离子激活退火10min。
步骤4、在第一P阱3和第二P阱4内分别进行离子注入以在第一P阱3内形成第一P+接触区8、在第二P阱4内形成第二P+接触区9，且第一P+接触区8位于第一N+源区6远离JFET区5的一端、第二P+接触区9位于第二N+源区7远离JFET区5的一端。
具体地，请再参见图2d。在第一P阱3和第二P阱4内分别进行离子注入以在第一P阱3内形成第一P+接触区8、在第二P阱4内形成第二P+接触区9，包括：
步骤4.1、通过低压热壁化学气相淀积法，在第一P阱3的上表面淀积一层厚度为0.2μm的二氧化硅层，然后再淀积一层厚度为1μm的铝离子形成第一P+接触区阱离子注入阻挡层，通过光刻和刻蚀方法处理得到第一P+接触区阱注入区；在第二P阱4的上表面淀积一层厚度为0.2μm的二氧化硅层，然后再淀积一层厚度为1μm的铝离子形成第二P+接触区阱离子注入阻挡层，进而通过光刻和刻蚀方法处理得到第二P+接触区阱注入区。
步骤4.2、在650℃的环境温度下对第一P+接触区阱注入区和第二P+接触区阱注入区均进行2次铝离子注入，2次铝离子注入采用的注入能量依次为90keV和30keV，铝离子的注入量依次为1.88×1014cm-2和3.8×1014cm-2，最终形成第一P+接触区8和第二P+接触区9，第一P+接触区8和第二P+接触区9的深度均为0.2μm、掺杂浓度均为2×1019cm-3。
步骤4.3、采用RCA清洗标准对进行2次铝离子选择性注入的N-漂移层2的上表面进行清洗，然后烘干后制作碳膜保护，在1700℃～1750℃的氩气氛围中进行离子激活退火10min。
步骤5、在第一P阱3、第二P阱4、JFET区5、第一N+源区6、第二N+源区7、第一P+接触区8和第二P+接触区9的上表面生长N+纳米薄层10。
进一步地，采用分子束外延法在第一P阱3、第二P阱4、JFET区5、第一N+源区6、第二N+源区7、第一P+接触区8和第二P+接触区9的上表面生长N+纳米薄层10。
具体地，请再参见图2e。在第一P阱3、第二P阱4、JFET区5、第一N+源区6、第二N+源区7、第一P+接触区8和第二P+接触区9的上表面通过分子束外延法生长氮原子形成N+纳米薄层10。N+纳米薄层10的厚度为15nm～30nm。优选地，N+纳米薄层10的厚度为15nm。
步骤6、将N+纳米薄层10进行氧化形成栅氧化层11，包括：
步骤6.1、将N+纳米薄层10在1200℃温度下进行干氧氧化1小时；
步骤6.2、将干氧氧化的N+纳米薄层10在950℃温度下进行湿氧氧化1小时；
步骤6.3、将湿氧氧化的N+纳米薄层10进行光刻和刻蚀形成栅氧化层11。
具体地，请再参见图2f。栅氧化层11的厚度为50nm～100nm，优选为50nm。
步骤7、在栅氧化层11表面淀积多晶硅形成多晶硅栅12。
具体地，请再参见图2g。通过低压热壁化学气相淀积法，在栅氧化层11上表面淀积一层多晶硅层，然后进行光刻和刻蚀处理得到多晶硅栅12，多晶硅栅12的掺杂浓度为5×1019cm-3～1×1020m-3，优选地，多晶硅栅12的掺杂浓度为5×1019cm-3。
进一步地，多晶硅栅12的厚度为200nm，多晶硅栅12的淀积压强为60Pa～80Pa。
在栅氧化层11表面淀积多晶硅的工艺条件为：淀积温度为600℃～650℃、淀积压强为60Pa～80Pa，反应气体为硅烷和磷化氢，载运气体为氦气。
步骤8、在所述第一N+源区6、所述第一P+接触区8、所述第二N+源区7和所述第二P+接触区9的上表面淀积第一金属形成源电极13。
源电极13的一部分位于部分第一N+源区6的上表面和第一P+接触区8的上表面，源电极13的另一部分位于部分第二N+源区7的上表面和第二P+接触区9的上表面。
进一步地，第一金属为Al/Ti合金。
进一步地，源电极13与第一N+源区6、第一P+接触区8、第二N+源区7和第二P+接触区9的接触界面为欧姆接触。
具体地，请再参见图2h。在晶硅栅12的上表面分别进行涂胶和显影处理得到欧姆接触区域，然后淀积300nm/100nm的Al/Ti合金，最后通过超声波剥离技术形成源电极13，在氮气气氛中进行退火3min形成欧姆接触源电极。
步骤9、在N+衬底层1的下表面淀积第二金属形成漏电极14。
进一步地，第二金属为Al/Ti合金。
进一步地，漏电极14与N+衬底层1的接触界面为欧姆接触。
具体地，请再参见图2i。在N+衬底层1的背面淀积300nm/100nm的Al/Ti合金形成漏电极14，然后在氮气气氛中进行退火3min形成欧姆接触漏电极。
实施例二
请参见图3，图3为本发明实施例提供的一种能够提高阈值电压稳定性的MOSFET结构图。一种能够提高阈值电压稳定性的MOSFET，包括：
N+衬底层1；
N-漂移层2，设置于N+衬底层1的上表面；
第一P阱3，位于N-漂移层2内；
第二P阱4，位于N-漂移层2内、且与第一P阱3相邻间隔设置；
JFET区5，位于第一P阱3和第二P阱4之间；
第一N+源区6，位于第一P阱3内靠近JFET区5的一端；
第二N+源区7，位于第二P阱4内靠近JFET区5的一端；
第一P+接触区8，位于第一P阱3内、第一N+源区6远离JFET区5的一端；
第二P+接触区9，位于第二P阱4内、第二N+源区7远离JFET区5的一端；
栅氧化层11，位于第一P阱3、第二P阱4、JFET区5、第一N+源区6、第二N+源区7、第一P+接触区8和第二P+接触区9的上表面；
多晶硅栅12，设置于栅氧化层11的上表面；
源电极13，设置于第一N+源区6、第一P+接触区8、第二N+源区7和第二P+接触区9的上表面；
漏电极14，设置于N+衬底层1的下表面。
进一步地，源电极13与第一N+源区6、第一P+接触区8、第二N+源区7和第二P+接触区9的接触界面为欧姆接触。
综上所述，在N+衬底层1的上表面生长N-漂移层2，在N-漂移层2的上表面进行多次铝离子选择性注入形成第一P阱3和第二P阱4，在第一P阱3内进行多次氮离子选择性注入形成第一N+源区6，在第二P阱4内进行多次氮离子选择性注入形成第二N+源区7，在第一P阱3内进行多次铝离子选择性注入形成第一P+接触区8，在第二P阱4内进行多次铝离子选择性注入形成第二P+接触区9，在第一P阱3、第二P阱4、JFET区5、第一N+源区6、第二N+源区7、第一P+接触区8和第二P+接触区9的上表面生长N+纳米薄层10，将N+纳米薄层10进行氧化形成栅氧化层11，在栅氧化层11表面淀积多晶硅形成多晶硅栅12，在多晶硅栅12的上表面淀积第一金属形成源电极13，在N+衬底层1的下表面淀积第二金属形成漏电极14。能够提高阈值电压稳定性的MOSFET的制备方法可避免离子注入工艺引起的阈值电压漂移问题。
在本发明的描述中，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者更多个该特征。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种能够提高阈值电压稳定性的MOSFET的制备方法，其特征在于，包括：
在N+衬底层(1)的上表面生长N-漂移层(2)；
在所述N-漂移层(2)内进行离子注入以在所述N-漂移层(2)内的两端分别形成第一P阱(3)和第二P阱(4)，所述第一P阱(3)和所述第二P阱(4)的中间区域为JFET区(5)；
在所述第一P阱(3)和所述第二P阱(4)内分别进行离子注入以在所述第一P阱(3)内形成第一N+源区(6)、在所述第二P阱(4)内形成第二N+源区(7)；
在所述第一P阱(3)和所述第二P阱(4)内分别进行离子注入以在所述第一P阱(3)内形成第一P+接触区(8)、在所述第二P阱(4)内形成第二P+接触区(9)，且所述第一P+接触区(8)位于所述第一N+源区(6)远离所述JFET区(5)的一端、所述第二P+接触区(9)位于所述第二N+源区(7)远离所述JFET区(5)的一端；
在所述第一P阱(3)、所述第二P阱(4)、所述JFET区(5)、所述第一N+源区(6)、所述第二N+源区(7)、所述第一P+接触区(8)和所述第二P+接触区(9)的上表面生长N+纳米薄层(10)。
2.根据权利要求1所述的能够提高阈值电压稳定性的MOSFET的制备方法，其特征在于，在所述第一P阱(3)、所述第二P阱(4)、所述JFET区(5)、所述第一N+源区(6)、所述第二N+源区(7)、所述第一P+接触区(8)和所述第二P+接触区(9)的上表面生长N+纳米薄层(10)，包括：
采用分子束外延法在所述第一P阱(3)、所述第二P阱(4)、所述JFET区(5)、所述第一N+源区(6)、所述第二N+源区(7)、所述第一P+接触区(8)和所述第二P+接触区(9)的上表面生长所述N+纳米薄层(10)。
3.根据权利要求1所述的能够提高阈值电压稳定性的MOSFET的制备方法，其特征在于，所述N+纳米薄层(10)的厚度为15nm～30nm。
4.根据权利要求1所述的能够提高阈值电压稳定性的MOSFET的制备方法，其特征在于，在在所述第一P阱(3)、所述第二P阱(4)、所述JFET区(5)、所述第一N+源区(6)、所述第二N+源区(7)、所述第一P+接触区(8)和所述第二P+接触区(9)的上表面生长N+纳米薄层(10)之后，还包括：
将所述N+纳米薄层(10)在1200℃温度下进行干氧氧化1小时；
将干氧氧化的所述N+纳米薄层(10)在950℃温度下进行湿氧氧化1小时；
通过对湿氧氧化后的所述N+纳米薄层(10)进行光刻和刻蚀处理得到栅氧化层(11)。
5.根据权利要求4所述的能够提高阈值电压稳定性的MOSFET的制备方法，其特征在于，在通过对湿氧氧化后的所述N+纳米薄层(10)进行光刻和刻蚀处理得到栅氧化层(11)之后，还包括：
通过低压热壁化学气相淀积法在所述栅氧化层(11)的上表面淀积多晶硅；
通过对所述栅氧化层(11)上的多晶硅进行光刻和刻蚀处理得到多晶硅栅(12)。
6.根据权利要求5所述的能够提高阈值电压稳定性的MOSFET的制备方法，其特征在于，在通过对所述栅氧化层(11)上的多晶硅进行光刻和刻蚀处理得到多晶硅栅(12)之后，还包括：
在所述第一N+源区(6)、所述第一P+接触区(8)、所述第二N+源区(7)和所述第二P+接触区(9)的上表面淀积第一金属形成源电极(13)，其中，
所述源电极(13)的一部分位于部分所述第一N+源区(6)的上表面和所述第一P+接触区(8)的上表面，所述源电极(13)的另一部分位于部分所述第二N+源区(7)的上表面和所述第二P+接触区(9)的上表面。
7.根据权利要求6所述的能够提高阈值电压稳定性的MOSFET的制备方法，其特征在于，在在所述第一N+源区(6)、所述第一P+接触区(8)、所述第二N+源区(7)和所述第二P+接触区(9)的上表面淀积第一金属形成源电极(13)之后，还包括：
在所述N+衬底层(1)的下表面淀积第二金属形成漏电极(14)。
8.一种能够提高阈值电压稳定性的MOSFET，其特征在于，包括：
N+衬底层(1)；
N-漂移层(2)，设置于所述N+衬底层(1)的上表面；
第一P阱(3)，设置于所述N-漂移层(2)内；
第二P阱(4)，设置于所述N-漂移层(2)内、且与所述第一P阱(3)相邻间隔设置；
JFET区(5)，位于所述第一P阱(3)和所述第二P阱(4)之间；
第一N+源区(6)，位于所述第一P阱(3)内；
第二N+源区(7)，位于所述第二P阱(4)内；
第一P+接触区(8)，位于所述第一P阱(3)内，且所述第一P+接触区(8)位于所述第一N+源区(6)远离所述JFET区(5)的一端；
第二P+接触区(9)，位于所述第二P阱(4)内，且所述第二P+接触区(9)位于所述第二N+源区(7)远离所述JFET区(5)的一端；
栅氧化层(11)，位于所述第一P阱(3)、所述第二P阱(4)、所述JFET区(5)、所述第一N+源区(6)、所述第二N+源区(7)、所述第一P+接触区(8)和所述第二P+接触区(9)的上表面。
9.根据权利要求8所述的能够提高阈值电压稳定性的MOSFET，其特征在于，还包括：多晶硅栅(12)、源电极(13)和漏电极(14)，其中，
所述多晶硅栅(12)，设置于所述栅氧化层(11)的上表面；
所述源电极(13)，设置于所述第一N+源区(6)、所述第一P+接触区(8)、所述第二N+源区(7)和所述第二P+接触区(9)的上表面；
所述漏电极(14)，设置于所述N+衬底层(1)的下表面。
10.根据权利要求9所述的能够提高阈值电压稳定性的MOSFET的制备方法，其特征在于，所述源电极(13)与所述第一N+源区(6)、所述第一P+接触区(8)、所述第二N+源区(7)和所述第二P+接触区(9)的接触界面为欧姆接触。
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|---|---|---|---|---|
| RU210584U1 (ru) * | 2021-11-08 | 2022-04-21 | Акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" | Полевой электрод моп-транзистора |
Citations (3)
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| CN1427454A (zh) * | 2001-12-18 | 2003-07-02 | 松下电器产业株式会社 | 半导体元件的制造方法 |
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| CN103928344A (zh) * | 2014-04-21 | 2014-07-16 | 西安电子科技大学 | 一种基于N型纳米薄层来提高N型DiMOSFET沟道迁移率方法 |
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