CN111986598B - 像素驱动电路和显示器 - Google Patents

Abstract

本发明公开了一种像素驱动电路和显示器，其中，电路包括：第一开关管，其各端分别与数据线、第一控制信号线和第一节点相连；第二开关管，其各端分别与第一节点、第二节点和VGL电压相连；第三开关管，其各端分别与VGH电压和第二节点相连；第四开关管，其各端分别与第二节点、第一节点相连和VGL电压相连；第五开关管，其各端分别与VGH电压和第一节点相连；第六开关管，其各端分别与第二节点、VSS电压和第三节点相连；第七开关管，其各端分别与第一节点、VDD电压和第三节点相连；第八开关管，其各端分别与第三节点、第二控制信号线和第四节点相连；各开关管可均为NMOS管。由此，该像素驱动电路仅包含NMOS型晶体管，降低了制作MIP电路的工艺复杂程度和成本。

Description

像素驱动电路和显示器

技术领域

本发明涉及像素电路技术领域，特别涉及一种像素驱动电路和一种显示器。

背景技术

目前，为了提高移动终端的续航时间，通常在移动终端显示屏的电路中设置像素记忆电路(Memory In Pixel，简称MIP)，来对数据信号进行锁存，从而降低数据信号的刷新频率，以降低显示屏的功耗。

然而，申请人发现，相关技术中MIP电路包含N型金属-氧化物-半导体(N-Metal-Oxide-Semiconductor，简称NMOS)和P型金属-氧化物-半导体(P-Metal-Oxide-Semiconductor，简称PMOS)两种晶体管，运行MIP电路需要两种晶体管共同工作，因此制作MIP电路时需要导入两种工艺，导致MIP电路的制作艺较为复杂，制作成本较高。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种像素驱动电路，该像素驱动电路和其中的MIP电路仅包含NMOS类型的晶体管，减少了MIP电路中包含的晶体管的类型，从而降低了制作MIP电路的工艺复杂程度和生产成本。

本发明的第二个目的在于提出一种显示器。

为实现上述目的，本发明第一方面实施例提出了一种像素驱动电路，包括：第一开关管，所述第一开关管的第一端与数据线相连，所述第一开关管的控制端与第一控制信号线相连，所述第一开关管的第二端与第一节点相连；第二开关管，所述第二开关管的控制端与所述第一节点相连，所述第二开关管的第一端与第二节点相连，所述第二开关管的第二端与VGL电压相连；第三开关管，所述第三开关管的控制端和第一端与VGH电压相连，所述第三开关管的第二端与所述第二节点相连；第四开关管，所述第四开关管的控制端与所述第二节点相连，所述第四开关管的第一端与所述第一节点相连，所述第四开关管的第二端与所述VGL电压相连；第五开关管，所述第五开关管的控制端和第一端与所述VGH电压相连，所述第五开关管的第二端与所述第一节点相连；第六开关管，所述第六开关管的控制端与所述第二节点相连，所述第六开关管的第一端与VSS电压相连，所述第六开关管的第二端与第三节点相连；第七开关管，所述第七开关管的控制端与所述第一节点相连，所述第七开关管的第一端与VDD电压相连，所述第七开关管的第二端与所述第三节点相连；第八开关管，所述第八开关管的第一端与所述第三节点相连，所述第八开关管的控制端与第二控制信号线相连，所述第八开关管的第二端与第四节点相连，所述第四节点与像素相连。

另外，根据本发明上述实施例的像素驱动电路还可以具有如下附加的技术特征：

根据本发明的一个实施例，像素驱动电路还包括：第九开关管，所述第九开关管的第一端与所述数据线相连，所述第九开关管的控制端与第三控制信号线相连，所述第九开关管与所述第四节点相连。

根据本发明的一个实施例，像素驱动电路还包括：连接在所述第一节点和所述第二节点之间的第一电容

根据本发明的一个实施例，像素驱动电路还包括：第二电容和第三电容，所述第二电容和所述第三电容的第一端与所述第四节点相连，所述第二电容和所述第三点的第二端与VCOM电压相连。

根据本发明的一个实施例，像素驱动电路中的第一开关管至第九开关管均为NMOS管。

根据本发明的一个实施例，像素驱动电路还包括：时序控制器，所述时序控制器根据当前工作模式对所述数据线、所述第一控制信号线至所述第三控制信号线进行控制。

根据本发明的一个实施例，当所述工作模式为低频工作模式时，所述时序控制器进一步获取当前所处阶段，如果所述当前所处阶段为白画面写入阶段，则所述时序控制器控制所述数据线和所述第一控制信号线与所述VGH电压相连，同时控制所述第二控制信号线和所述第三控制信号线与所述VGL电压相连；如果所述当前所处阶段为白画面显示阶段，则所述时序控制器控制所述数据线和所述第二控制信号线与所述VGH电压相连，同时控制所述第一控制信号线和所述第三控制信号线与所述VGL电压相连。

根据本发明的一个实施例，如果所述当前所处阶段为黑画面写入阶段，则所述时序控制器控制所述第一控制信号线与所述VGH电压相连，同时控制所述数据线、所述第二控制信号线和所述第三控制信号线与所述VGL电压相连；如果所述当前所处阶段为黑画面显示阶段，则所述时序控制器控制所述第二控制信号线与所述VGH电压相连，同时控制所述数据线、所述第一控制信号线和所述第三控制信号线与所述VGL电压相连。

根据本发明的一个实施例，当所述工作模式为60Hz工作模式时，所述时序控制器进一步获取当前所处阶段，如果所述当前所处阶段为数据写入阶段，则所述时序控制器控制所述数据线与数据输入端相连，控制所述第三控制信号线与所述VGH电压相连，同时控制所述第一控制信号线和所述第二控制信号线与所述VGL电压相连；如果所述当前所处阶段为数据显示阶段，则所述时序控制器控制所述数据线与数据输入端相连，同时控制所述第一控制信号线至所述第二控制信号线与所述VGL电压相连。

本发明实施例的像素驱动电路，该像素驱动电路和其中的MIP电路仅包含NMOS类型的晶体管，减少了MIP电路中包含的晶体管的类型，从而降低了制作MIP电路的工艺复杂程度和生产成本

为实现上述目的，本发明第二方面实施例提出了一种显示器，包括：多个像素；驱动多个像素的多个如上述实施例所述的像素驱动电路。

根据本发明实施例的显示器，通过上述像素驱动电路驱动像素，减少了MIP电路中包含的晶体管的类型，从而降低了制作MIP电路的工艺复杂程度和生产成本。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1为本发明实施例提供的一种像素驱动电路的结构示意图；

图2为本发明实施例提供的一种VDD、VSS和VCOM信号的波形状态示意图；

图3为本发明实施例提供的一种具体的像素驱动电路的结构示意图；

图4为本发明实施例提供的另一种具体的像素驱动电路的结构示意图；

图5为本发明实施例提供的一种低频工作模式的t1阶段中像素驱动电路中各节点电平状态和各开关管开断状态示意图；

图6为本发明实施例提供的一种为本发明实施例提供的一种低频工作模式的t2阶段中像素驱动电路中各节点电平状态和各开关管开断状态示意图；

图7为本发明实施例提供的一种为本发明实施例提供的一种低频工作模式的t3阶段中像素驱动电路中各节点电平状态和各开关管开断状态示意图；

图8为本发明实施例提供的一种为本发明实施例提供的一种低频工作模式的t4阶段中像素驱动电路中各节点电平状态和各开关管开断状态示意图；

图9为本发明实施例提供的一种第一至第三控制信号以及第一至第四节点、数据信号、白画面电平VDD和黑画面电平VSS在不同时段下的波形状态示意图；

图10为本发明实施例提供的一种为本发明实施例提供的一种60HZ工作模式的t5阶段中像素驱动电路中各节点电平状态和各开关管开断状态示意图；

图11为本发明实施例提供的一种为本发明实施例提供的一种60HZ工作模式的t6阶段中像素驱动电路中各节点电平状态和各开关管开断状态示意图；

图12为本发明实施例提供的一种显示器的结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面参考附图来描述根据本发明实施例提出的像素驱动电路和显示器。

图1为本发明实施例提供的一种像素驱动电路的结构示意图。如图1所示，本发明实施例的像素驱动电路100可包括第一开关管T1至第九开关管T9和第一电容C1。

其中，第一开关管T1的第一端与数据线Data相连，第一开关管T1的控制端与第一控制信号线Gate A(n)相连，第一开关管T1的第二端与第一节点a相连；第二开关管T2的控制端与第一节点a相连，第二开关管T2的第一端与第二节点b相连，第二开关管T2的第二端与VGL电压相连；第三开关管T3的控制端和第一端与VGH电压相连，第三开关管的第二端与第二节点b相连；第四开关管T4的控制端与第二节点b相连，第四开关管T4的第一端与第一节点a相连，第四开关管T4的第二端VGL电压相连；第五开关管T5的控制端和第一端与VGH电压相连，第五开关管T5的第二端与第一节点相连；第六开关管T6的控制端与第二节点b相连，第六开关管T6的第一端与VSS电压相连，第六开关管T6的第二端与第三节点c相连；第七开关管T7的控制端与第一节点a相连，第七开关管T7的第一端与VDD电压相连，第七开关管T7的第二端与第三节点c相连；第八开关管T8的第一端与第三节点c相连，第八开关管T8的控制端与第二控制信号线Gate B(n)相连，第八开关管T8的第二端与第四节点d相连，第四节点d与显示器件中的像素相连。

其中，VDD电压是控制像素显示白画面的电压，VSS电压是控制像素显示黑画面的电压，在本发明一个实施例中，如图2所示，可以控制VDD电压和VSS电压以直流信号VCOM为基准，以预设的时间间隔进行正负帧变化，从而可以防止该像素驱动电器对应的显示器件中的液晶极化。

继续参照上述像素驱动电路，其中，VGL电压是控制上述开关管关闭的电压，VGH电压是控制上述开关管打开的电压，VGH电压值与VGL电压存在一定的电压差，比如，可以设置VGH和VGL的电压差在25V以上。在本发明的一个实施例中，像素驱动电路中的开关管可以均为NMOS型晶体管，由NMOS管特性可知，当NMOS管的控制端电压大于第二端电压时，NMOS管打开；当NMOS管的控制端电压小于第二端电压时，NMOS管关闭，又因为在本发明的实施例中，数据线和控制信号线与各开关管的控制端相连，因此，可以控制像素驱动电路的数据线和/或控制信号线与VGH电压或VGL电压相连，以根据需要控制开关管的开闭状态。

具体的，在本发明的像素驱动电路中，由第二开关管T2、第三开关管T3、第四开关管T4、第五开关管T5、第六开关管T6、第七开关管T7和第一电容C1构成MIP电路，当像素驱动电路运行在低频工作模式(比如1HZ)时，可以控制数据线Data与VGH电压或VGL电压相连，以驱动上述MIP电路，进而该MIP电路可以对数据线Data中的信号进行锁存，以降低数据刷新频率。

举例而言，当控制相应的数据线和控制信号线与VGH电压或VGL电压相连后，若可以使第一节点a的电压为VGH，第二节点b的电压为VGL，第八开关管T8打开，则由于第七开关管T7的控制端电压为VGH，第六开关管T6的控制端电压为VGL，故第七开关管T7打开，第六开关管T6关闭，所以第三节点c的电压为VDD，当第一电容C1充电稳定后，第三节点c稳定输出VDD信号，由于第四节点d和第三节点c的信号一致，所以在下一次数据线和控制信号线刷新信号之前，与第四节点d相连的像素上一直为VDD信号；同样的，若可以使第一节点a的电压为VGL，第二节点b的电压为VGH，第八开关管T8打开，则第三节点c的电压为VSS，因此在下一次数据线和控制信号线刷新信号之前，与第四节点d相连的像素上一直为VSS信号。

由此，本发明实施例的像素驱动电路，在低频工作模式下，可以通过上述MIP电路对数据线Data中的信号进行锁存，降低了像素驱动电路的刷新频率，并且，该像素驱动电路中包含NMOS型晶体管，避免在生产线上导入POMS等其他类型的工艺，从而降低了制作MIP电路的工艺复杂程度和生产成本。

进一步的，为了使发明实施例的像素驱动电路可以在正常工作模式(比如60HZ)下运行，本发明还提出了一种具体的像素驱动电路，图3为本发明实施例提供的一种具体的像素驱动电路的结构示意图。

如图3所示，在图1所示的像素驱动电路的基础上，该像素驱动电路还包括第一电容C1、第九开关管T9、第二电容CIc和第三电容Cst。

其中，第一电容C1连接在第一节点a和第二节点b之间，用于稳定第一节点a和第二节点b的电平，有利于提高输出的VDD信号或VSS信号的稳定性，第九开关管T9的第一端与数据线Data相连，第九开关管的控制端与第三控制信号线Gate C(n)相连，第九开关管的第二端与第四节点d相连；第二电容CIc和第三电容Cst的第一端与第四节点d相连，第二电容CIc和第三电容Cst的第二端与VCOM电压相连。

具体实施时，当该像素驱动电路运行在正常工作模式时，可以控制像素驱动电路中的数据线和/或控制信号线与VGH电压或VGL电压相连，以使第一开关管T1和第一开关管T8的处于关闭状态，从而避免了MIP电路对第四节点d的影响，并且，控制第九开关管T9打开，使与第四节点d相连的像素充入数据线Data中的数据信号，进而使像素正常显示相应画面。

基于上述实施例，为了更加清楚的描述在实际应用中，根据像素驱动电路实际所处的工作模式对各开关管进行控制的具体过程，本发明还提出了另一种具体的像素驱动电路，图4为本发明实施例提供的另一种具体的像素驱动电路的结构示意图。

如图4所示，在图3所示的像素驱动电路的基础上，该像素驱动电路还包括时序控制器1000，该时序控制器1000可以根据当前像素驱动电路实际所处的工作模式，对数据线、第一控制线至第三控制信号线进行控制，以调整相应开关管的开闭状态，实现该模式下相应的功能。具体说明如下：

作为一种示例，当像素驱动电路当前的工作模式为低频工作模式时，时序控制器1000进一步确定像素驱动电路所处的阶段。若确定当前所处的阶段为白画面写入阶段t1时，则时序控制器1000控制数据线Data和第一控制信号线Gate A(n)与VGH电压相连，同时控制第二控制信号线Gate B(n)和第三控制信号线Gate C(n)与VGL电压相连，则像素驱动电路中各节点的电平状态和各开关管的开闭状态如图5所示。

具体的，由于第一开关管T1的控制端与第一控制信号线Gate A(n)相连，而第一控制信号线Gate A(n)与VGH电压相连，所以第一开关管T1的控制端与VGH电压相连，故第一开关管T1打开，第一节点a的电平等于数据线Data的电平，即第一节点a电平为VGH，进而第二开关管T2打开，第二节点b的电平被拉低至VGL，所以第四开关管T4和第六开关管T6的控制端电压为VGL，第四开关管T4和第六开关管T6关闭，又因为第七开关管T7控制端电压为VGH，所以第七开关管T7打开。同时，由于第二控制信号线Gate B(n)和第三控制信号线Gate C(n)与VGL电压相连，故第八开关管T8和第九开关管T9的控制端与VGH电压相连，所以第八开关管T8和第九开关管T9关闭。因此，由于第七开关管T7打开，第六开关管T6关闭，所以第三节点c电平为VDD，即VDD信号被写入第三节点c。

进一步的，当像素驱动电路所处阶段变为白画面显示阶段t2后，则时序控制器1000控制数据线Data和第二控制信号线Gate B(n)与VGH电压相连，同时控制第一控制信号线Gate A(n)和第三控制信号线Gate C(n)与VGL电压相连，则像素驱动电路中各节点的电平状态和各开关管的开闭状态如图6所示。

具体的，由于第一控制信号线Gate A(n)与VGL电压相连，则第一开关管T1的控制端与VGL电压相连，故第一开关管T1关闭，第一节点a的电平维持为VGH，进而第二开关管T2打开，第二节点b的电平维持为VGL，所以第四开关管T4和第六开关管T6的控制端电压为VGL，第四开关管T4和第六开关管T6关闭，又因为第七开关管T7控制端电压为VGH，所以第七开关管T7打开。同时，由于第二控制信号线Gate B(n)与VGH电压相连，第三控制信号线GateC(n)与VGL电压相连，所以第八开关管T8打开，第九开关管T9关闭。因此，由于第七开关管T7和第八开关管T8打开，第六开关管T6关闭，所以第四节点d与第三节点c信号一致，即第四节点d电平为VDD，并且由于第一电容C1两端的电压保持不变，故在数据线和控制信号线下一次刷新前，与第四节点d相连的像素上一直为VDD信号，从而降低了信号刷新频率。

若确定像素驱动电路当前所处阶段为黑画面写入阶段t3时，则时序控制器100控制第一控制信号线Gate A(n)与VGH电压相连，同时控制数据线Data、第二控制信号线GateB(n)和第三控制信号线Gate C(n)与VGL电压相连，则像素驱动电路中各节点的电平状态和各开关管的开闭状态如图7所示。

具体的，由于第一控制信号线Gate A(n)与VGH电压相连，则第一开关管T1的控制端与VGH电压相连，故第一开关管T1打开，第一节点a的电平等于数据线Data的电平，即第一节点a电平为VGL，进而第二开关管T2关闭，第二节点b的电平被拉低至VGH，所以第四开关管T4和第六开关管T6的控制端电压为VGH，第四开关管T4和第六开关管T6打开，又因为第七开关管T7控制端电压为VGL，所以第七开关管T7关闭。同时，由于第二控制信号线Gate B(n)和第三控制信号线Gate C(n)与VGL电压相连，故第八开关管T8和第九开关管T9的控制端与VGL电压相连，第八开关管T8和第九开关管T9关闭。因此，由于第七开关管T7关闭，第六开关管T6打开，所以第三节点c电平为VSS，即VSS信号被写入第三节点c。

进一步的，当像素驱动电路所处阶段变为黑画面显示阶段t4后，则时序控制器1000控制第二控制信号线Gate B(n)与VGH电压相连，同时控制数据线Data、第一控制信号线Gate A(n)和第三控制信号线Gate C(n)与VGL电压相连，则像素驱动电路中各节点的电平状态和各开关管的开闭状态如图8所示。

具体的，由于第一控制信号线Gate A(n)与VGL电压相连，则第一开关管T1的控制端与VGL电压相连，故第一开关管T1关闭，第一节点a的电平维持为VGL，进而第二开关管T2关闭，第二节点b的电平维持为VGH，所以第四开关管T4和第六开关管T6的控制端电压为VGH，第四开关管T4和第六开关管T6打开，又因为第七开关管T7控制端电压为VGL，所以第七开关管T7关闭。同时，由于第二控制信号线Gate B(n)与VGH电压相连，第三控制信号线GateC(n)与VGL电压相连，所以第八开关管T8打开，第九开关管T9关闭。因此，由于第六开关管T6和第八开关管T8打开，第七开关管T7关闭，所以第四节点d与第三节点c信号一致，即第四节点d电平为VSS，并且由于第一电容C1两端的电压保持不变，故在数据线和控制信号线下一次刷新前，与第四节点d相连的像素上一直为VSS信号，从而降低了信号刷新频率。

由此，在低频工作模式下，时序控制器1000可以根据像素驱动电路所处的阶段，控制数据线和第一控制线至第三控制信号线与VGH电压或VGL电压相连，则第一至第三控制信号以及第一至第四节点、数据信号、白画面电平VDD和黑画面电平VSS在不同阶段下的波形如图9所示，进而通过相应的开关管的开闭实现像素持续稳定的显示白画面和黑画面，降低了在低频工作模式下像素的刷新频率，降低了功耗。

作为另一种示例，当像素驱动电路当前的工作模式为60HZ工作模式时，时序控制器1000进一步确定像素驱动电路所处的阶段。若确定当前所处的阶段为数据写入阶段t5时，则时序控制器1000控制数据线Data与数据输入端相连，以接受数据输入端发送的数据，并且控制第三控制信号线Gate C(n)与VGH电压相连，同时控制第一控制信号线Gate A(n)和第二控制信号线Gate B(n)与VGL电压相连，则像素驱动电路中各节点的电平状态和各开关管的开闭状态如图10所示。

具体的，由于第一控制信号线Gate A(n)和第二控制信号线Gate B(n)与VGL电压相连，则第一开关管T1和第八开关管T8的控制端与VGL电压相连，故第一开关管T1和第八开关管T8关闭，即MIP电路的输入端和输出端关闭，MIP电路对与第四开关管T4相连的像素无法产生影响。并且，由于第三控制信号线Gate C(n)与VGH电压相连，所以第九开关管T9的控制端与VGH电压相连，第九开关管T9打开，因此，与第四开关管T4相连的像素被充入数据线Data中传输的数据信息。

进一步的，当像素驱动电路所处阶段变为数据显示阶段t6后，时序控制器1000控制数据线Data与数据输入端相连，同时控制第一控制信号线Gate A(n)至第三控制信号线Gate C(n)与VGL电压相连，则第一开关管T1、第一开关管T2和第九开关管T9关闭，由于第九开关管T9关闭，像素中的数据信号保持稳定，因此像素处于正常显示阶段，像素驱动电路中各节点的电平状态和各开关管的开闭状态如图11所示。

需要说明的是，图5至图8和图10至图11中H代表相应的节点或线路处于高电平状态，L代表相应的节点或线路处于低电平状态，带有叉号的开关管表示该开关管处于关闭状态，无叉号的开关管表示该开关管处于打开状态。

综上所述，本发明实施例的像素驱动电路，降低了在低频工作模式下像素的刷新频率，有利于降低显示器件的功耗，并且该像素驱动电路和其中的MIP电路仅包含NMOS类型的晶体管，减少了MIP电路中包含的晶体管的类型，从而降低了制作MIP电路的工艺复杂程度和生产成本。

为了实现上述实施例，本发明实施例还提出一种显示器。图12为本发明实施例提供的一种显示器的结构示意图。

如图12所示，该显示器12可包括多个像素100和如上述实施例所述的驱动像素的多个的像素驱动电路200。

本发明实施例的显示器，通过上述像素驱动电路驱动像素，减少了像素驱动电路中包含的晶体管的类型，从而降低了制作MIP电路的工艺复杂程度和生产成本。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行***执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

另外，在本发明的描述中，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (9)

1.一种像素驱动电路，其特征在于，包括：

第一开关管，所述第一开关管的第一端与数据线相连，所述第一开关管的控制端与第一控制信号线相连，所述第一开关管的第二端与第一节点相连；

第二开关管，所述第二开关管的控制端与所述第一节点相连，所述第二开关管的第一端与第二节点相连，所述第二开关管的第二端与VGL电压相连；

第三开关管，所述第三开关管的控制端和第一端与VGH电压相连，所述第三开关管的第二端与所述第二节点相连；

第四开关管，所述第四开关管的控制端与所述第二节点相连，所述第四开关管的第一端与所述第一节点相连，所述第四开关管的第二端与所述VGL电压相连；

第五开关管，所述第五开关管的控制端和第一端与所述VGH电压相连，所述第五开关管的第二端与所述第一节点相连；

第六开关管，所述第六开关管的控制端与所述第二节点相连，所述第六开关管的第一端与VSS电压相连，所述第六开关管的第二端与第三节点相连；

第七开关管，所述第七开关管的控制端与所述第一节点相连，所述第七开关管的第一端与VDD电压相连，所述第七开关管的第二端与所述第三节点相连；

第八开关管，所述第八开关管的第一端与所述第三节点相连，所述第八开关管的控制端与第二控制信号线相连，所述第八开关管的第二端与第四节点相连，所述第四节点与像素相连；

所述第一开关管至第八开关管均为NMOS管，所述第一节点和所述第二节点之间连接有第一电容。

2.如权利要求1所述的像素驱动电路，其特征在于，还包括：

第九开关管，所述第九开关管的第一端与所述数据线相连，所述第九开关管的控制端与第三控制信号线相连，所述第九开关管的第二端与所述第四节点相连。

3.如权利要求1或2所述的像素驱动电路，其特征在于，还包括：

第二电容和第三电容，所述第二电容和所述第三电容的第一端与所述第四节点相连，所述第二电容和所述第三电容的第二端与VCOM电压相连。

4.如权利要求2所述的像素驱动电路，其特征在于，

所述第九开关管为NMOS管。

5.如权利要求2所述的像素驱动电路，其特征在于，还包括：

时序控制器，所述时序控制器根据当前工作模式对所述数据线、所述第一控制信号线至所述第三控制信号线进行控制。

6.如权利要求5所述的像素驱动电路，其特征在于，当所述工作模式为低频工作模式时，所述时序控制器进一步获取当前所处阶段，

如果所述当前所处阶段为白画面写入阶段，则所述时序控制器控制所述数据线和所述第一控制信号线与所述VGH电压相连，同时控制所述第二控制信号线和所述第三控制信号线与所述VGL电压相连；

如果所述当前所处阶段为白画面显示阶段，则所述时序控制器控制所述数据线和所述第二控制信号线与所述VGH电压相连，同时控制所述第一控制信号线和所述第三控制信号线与所述VGL电压相连。

7.如权利要求6所述的像素驱动电路，其特征在于，

如果所述当前所处阶段为黑画面写入阶段，则所述时序控制器控制所述第一控制信号线与所述VGH电压相连，同时控制所述数据线、所述第二控制信号线和所述第三控制信号线与所述VGL电压相连；

如果所述当前所处阶段为黑画面显示阶段，则所述时序控制器控制所述第二控制信号线与所述VGH电压相连，同时控制所述数据线、所述第一控制信号线和所述第三控制信号线与所述VGL电压相连。

8.如权利要求5所述的像素驱动电路，其特征在于，当所述工作模式为60Hz工作模式时，所述时序控制器进一步获取当前所处阶段，

如果所述当前所处阶段为数据写入阶段，则所述时序控制器控制所述数据线与数据输入端相连，控制所述第三控制信号线与所述VGH电压相连，同时控制所述第一控制信号线和所述第二控制信号线与所述VGL电压相连；

如果所述当前所处阶段为数据显示阶段，则所述时序控制器控制所述数据线与数据输入端相连，同时控制所述第一控制信号线至所述第二控制信号线与所述VGL电压相连。

9.一种显示器，其特征在于，包括：

多个像素；

驱动所述多个像素的多个如权利要求1-8任一项所述的像素驱动电路。