CN111985174A - 一种rt锁存器及锁存方法 - Google Patents

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Abstract

本发明涉及一种RT锁存器及锁存方法，RT锁存器包括：非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器。其中三输入与非门的输出端连接第一SR锁存器的另一个输入端、第二SR锁存器的另一个输入端和锁存器的数据通路，使得RT锁存器向上一级RT锁存器发出应答信号和向下一级RT锁存器发出请求信号同时发生，保证RT锁存器高速并行运作。同时本发明仅仅使用了两个SR锁存器、一个非门、一个三输入与非门和一个与门，仅使用了7个门极单元，30个晶体管便可实现信号锁存，电路简单，生产成本低。

Description

一种RT锁存器及锁存方法
技术领域
本发明涉及电路设计技术领域，特别是涉及一种RT锁存器及锁存方法。
背景技术
随着众核体系结构的提出，为了解决***中的多时钟域问题和IP核模块更新的复用性问题，研究者们提出了全局异步局部同步(GALS)***。异步方式可以很好的解决单一模块间时钟同步问题。同时，各模块间可以根据自己的时钟频率调节采样周期，***功耗能大幅度降低。异步控制器主要通过握手协议实现通讯和协调电路的功能。一般应用在SoC网路里比较常见的数据通路结构—微流水线结构中。
现有技术中，考虑到需要采用握手协议进行通信，主要有基于C单元设计的锁存器电路，晶体管多，电路规模一般较大，成本高、电路设计也比较复杂、能源效率低。另一种是基于延迟匹配设计的电路，如Intel(因特尔)的Loihi(英特尔发布的首款神经拟态计算芯片)中用到的click控制器，但是该方法需要考虑控制路径和数据路径之间的延迟匹配，用到了触发器来保证电路正常运行，电路设计复杂，电路开销和功耗有待进一步优化。
发明内容
本发明的目的是提供一种锁存器及锁存方法，以降低生产成本，提高运行速度。
为实现上述目的，本发明提供了如下方案：
一种RT锁存器，包括：非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器；
所述非门的输入端连接下一级所述RT锁存器中第二SR锁存器的一个输出端，所述非门的输出端连接所述三输入与非门的第一输入端和所述第一SR锁存器的一个输入端；
所述三输入与非门的第二输入端连接所述与门的输出端，所述三输入与非门的第三输入端连接所述第二SR锁存器的一个输入端和上一级所述RT锁存器中第一SR锁存器的一个输出端；所述三输入与非门的输出端连接所述第一SR锁存器的另一个输入端、所述第二SR锁存器的另一个输入端和所述RT锁存器的数据通路；
所述第一SR锁存器的一个输出端连接下一级所述RT锁存器中三输入与非门的第三输入端，所述第一SR锁存器的另一个输出端连接所述与门的一个输入端；
所述第二SR锁存器的一个输出端连接上一级所述RT锁存器中非门的输入端，所述第二SR锁存器的另一个输出端连接所述与门的另一个输入端。
可选的，所述第一SR锁存器包括第一与非门和第二与非门，所述第二SR锁存器包括第三与非门和第四与非门；
所述非门的输入端连接下一级所述RT锁存器中第三与非门的输出端；所述非门的输出端连接所述第二与非门的一个输入端；
所述三输入与非门的第三输入端连接所述第四与非门的一个输入端和上一级所述RT锁存器中第一与非门的输出端；所述三输入与非门的输出端连接所述第一与非门的一个输入端和所述第三与非门的一个输入端；
所述第一与非门的另一个输入端连接所述第二与非门的输出端和所述与门的一个输入端；所述第一与非门的输出端连接所述第二与非门的另一个输入端和下一级所述RT锁存器中三输入与非门的第三输入端；
所述第三与非门的另一个输入端连接所述第四与非门的输出端和所述与门的另一个输入端；所述第三与非门的输出端连接所述第四与非门的另一个输入端和上一级所述RT锁存器中非门的输入端。
可选的，所述第一与非门、所述第二与非门、所述第三与非门和所述第四与非门均为二输入与非门。
可选的，所述RT锁存器采用4相捆绑数据协议进行通信。
一种锁存方法，应用于上述锁存器，包括：
获取上一级RT锁存器发出的请求信号；
根据所述上一级RT锁存器发出的请求信号发出锁存信号，将数据锁存；
数据锁存之后向上一级RT锁存器发出应答信号，同时向下一级RT锁存器发出请求信号。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明公开了一种RT锁存器及锁存方法，RT锁存器包括非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器；所述非门的输入端连接下一级所述RT锁存器中第二SR锁存器的一个输出端，所述非门的输出端连接所述三输入与非门的第一输入端和所述第一SR锁存器的一个输入端；所述三输入与非门的第二输入端连接所述与门的输出端，所述三输入与非门的第三输入端连接所述第二SR锁存器的一个输入端和上一级所述RT锁存器中第一SR锁存器的一个输出端；所述三输入与非门的输出端连接所述第一SR锁存器的另一个输入端、所述第二SR锁存器的另一个输入端和所述锁存器的数据通路；所述第一SR锁存器的一个输出端连接下一级所述RT锁存器中三输入与非门的第三输入端，所述第一SR锁存器的另一个输出端连接所述与门的一个输入端；所述第二SR锁存器的一个输出端连接上一级所述RT锁存器中非门的输入端，所述第二SR锁存器的另一个输出端连接所述与门的另一个输入端。
本发明中三输入与非门的输出端连接第一SR锁存器的另一个输入端、第二SR锁存器的另一个输入端和锁存器的数据通路，使得RT锁存器向上一级RT锁存器发出应答信号和向下一级RT锁存器发出请求信号同时发生，保证RT锁存器高速并行运作。
本发明仅仅使用了两个SR锁存器、一个非门、一个三输入与非门和一个与门，仅使用了7个门极单元，30个晶体管便可实现信号锁存，电路简单，生产成本低。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的RT锁存器电路图；
图2为本发明实施例提供的RT锁存器简化图；
图3为本发明实施例提供的RT锁存器应用示例图；
图4为本发明实施例提供的传统C单元控制锁存器中握手协议信号的STG图；
图5为本发明实施例提供的传统RT控制锁存器握手协议信号的STG图；
图6为本发明实施例提供的RT控制锁存器的STG图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种锁存器及锁存方法，以降低生产成本，提高运行速度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本锁存器内部电路是基于Relative timing(RT，相对时序)设计的。图1为本发明实施例提供的RT锁存器电路图，如图1所示，电路包括：非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器。其中非门的输入端连接下一级RT锁存器中第二SR锁存器的一个输出端，非门的输出端连接三输入与非门的第一输入端和第一SR锁存器的一个输入端。三输入与非门的第二输入端连接与门的输出端，三输入与非门的第三输入端连接第二SR锁存器的一个输入端和上一级RT锁存器中第一SR锁存器的一个输出端。三输入与非门的输出端连接第一SR锁存器的另一个输入端、第二SR锁存器的另一个输入端和RT锁存器的数据通路。第一SR锁存器的一个输出端连接下一级RT锁存器中三输入与非门的第三输入端，第一SR锁存器的另一个输出端连接与门的一个输入端。第二SR锁存器的一个输出端连接上一级RT锁存器中非门的输入端，第二SR锁存器的另一个输出端连接与门的另一个输入端。
在本实施例中，第一SR锁存器包括第一与非门和第二与非门，第二SR锁存器包括第三与非门和第四与非门。第一与非门、第二与非门、第三与非门和第四与非门均为二输入与非门。非门的输入端连接下一级RT锁存器中第三与非门的输出端，非门的输出端连接第二与非门的一个输入端。三输入与非门的第三输入端连接第四与非门的一个输入端和上一级RT锁存器中第一与非门的输出端。三输入与非门的输出端连接第一与非门的一个输入端和第三与非门的一个输入端。第一与非门的另一个输入端连接第二与非门的输出端和与门的一个输入端。第一与非门的输出端连接第二与非门的另一个输入端和下一级RT锁存器中三输入与非门的第三输入端。第三与非门的另一个输入端连接第四与非门的输出端和与门的另一个输入端。第三与非门的输出端连接第四与非门的另一个输入端和上一级RT锁存器中非门的输入端。本锁存器中的两个SR锁存器用于握手信号的传递，而与门、非门和三输入与非门是为了实现正确的电路逻辑，相当于给握手信号的触发添加了约束。
图2为本发明实施例提供的RT锁存器简化图，如图2所示，图中Rin为上一级RT锁存器电路输入RT锁存器请求信号，Ain为RT锁存器响应上一级RT锁存器电路的应答信号，Rout为RT锁存器对下一级RT锁存器电路的输出请求信号，Aout为对下一级RT锁存器电路响应RT锁存器的应答信号。Lt表示RT锁存器产生的控制信号，用于控制数据通路中信号的传输。
本实施例提供的RT锁存器具体工作过程如下：
假设所有信号(Rin、Ain、Rout、Aout)的初始状态为(0000)，内部信号(a、b、X1、X2和X3)的初始状态均为1。Lt＝X1，初始状态为1，当Lt为0时控制信号有效，初始控制信号无效。当上一级RT锁存器的数据准备好时，将RT控制锁存器的Rin拉高到高电平，经过一个3输入与非门后，X1信号被拉低，导致Ain信号被拉高，即对上一级RT锁存器生成一个响应信号，左侧握手完成。同时Rout信号也被拉高，由于Rout信号是输出到下一级RT锁存器的请求信号，表示数据在这一阶段已经准备好，之后只要等待下一级RT锁存器返回的Aout信号置1，Lt信号被置为无效，便完成一个握手周期。
由于输入Rin信号从X1传递到两个相同的2输入与非门的输出端的时间是一样的，所以RT锁存器会同时向上一级RT锁存器发出应答信号Ain，向下一级RT锁存器发出请求信号。即RT锁存器在锁存数据(Lt置为有效)的同时，便通知下一级RT锁存器准备接受数据(Rout拉高为1)，而不是等该级电路锁存好数据(Ain拉高为1)之后再发出Rout请求信号。这样的设计方式使得RT锁存器能够高速并行运作。
本实施例提供的RT锁存器采用4相捆绑数据协议进行通信。图3为本发明实施例提供的RT锁存器应用示例图，如图3所示。本RT锁存器应用时工作原理(数据锁存方法)如下：
以中间一级RT锁存器为基准，当上一级RT锁存器的数据准备就绪时，上一级RT锁存器会向当前RT锁存器发出请求req。然后RT锁存器发出一个锁存信号Lt将数据锁存到当前RT锁存器。当数据被锁住之后，当前RT锁存器再发出一个应答信号ack，与此同时，当前RT锁存器向下一级发出请求req，以告知当前阶段的数据已准备好，下一级RT锁存器可以进行收集。在下一级RT锁存器收集数据之后，再将发送一个应答信号ack以通知当前阶段。
以下对RT锁存器电路基本原理、传统RT锁存器进行介绍：
RT锁存器电路的运行遵守一定的相对时序(Relative Timing)关系，即信号与信号之间的发生是有一定优先级的。假设事件A的优先级在事件B之前，则必须在事件A发生之后事件B才会发生。这种事件触发机制，和同步电路中的时钟相似，在时钟到来的时候触发寄存器，只是在此将时钟触发换成了事件触发，故称为相对时序。这种时序约束是由RT电路本身保证的，是本身存在的一种约束关系。
STG图(Singal Transition Graph，信号转换图)用来描述异步信号的并发性和顺序性，即信号间的相对时序关系。图4为本发明实施例提供的传统C单元控制锁存器中握手协议信号的STG图，STG图中的信号Rin+表示Rin从0到1的转变，Rin-表示Rin从1到0的转变。箭头由Rin+指向Ain+，表示在Ain+发生之前，Rin+必须发生。从STG图中可以看出，为了确保下一级接收到数据后(Aout+)，上一级新数据才能到来(Rin+)，传统C单元锁存器使用了Aout+到Ain-的关系链约束。当这一级约束取消后，得到了图5中的STG图，(Rin，Ain)与(Rout，Aout)这两对握手信号完全相互独立，可以大大提高***运行的并行度和运算速度。但是此时存在一个问题，在(Rout，Aout)对握手完成之前，下一组(RIn，Ain)可能会再次发生，即当前数据还未被接收的情况下，又到来了新数据，这会导致数据传输错误。
而本实施例提供的RT锁存器可以避免这一问题，因为RT锁存器电路本身的电路逻辑就能保证这种时序假设：Aout+先于Ain-。
本发明将时序假设(信号传输逻辑)分为了两种类型，一种用于保证数据在各阶段之间正确移动，与捆绑数据协议中的传统异步设计相同。另一种用于锁存器内部。比如对于图1中的时序，Rout+必然早于X1+，b-和Rin-，而Ain+必然早于X1+，a-和Aout-。Aout+到Ain-关系链约束是可以保证的。从电路上来看，从Rin+到Aout+依次经过了8个门，Rin+到Ain+经过了13个门，从信号传播门极数目上来看，Aout+发生在Ain+之前。图6为本发明实施例提供的RT控制锁存器的STG图。
由于各门极的延时会有差异，对此进行了时序测试，测量了各门极电路的延迟时间。结果显示，信号传递时间T(Rin+到Aout+)始终大于T1(Rin+到Ain-)，证明了本实施例提供的RT锁存器电路可以在不额外加入延时单元或其他电路逻辑的情况下正常运行。
同时，采用MonteCarlo方法，在工艺角(tt，ff，ss，sf，fs)下进行了研究，使Vdd从1.2V逐渐降低，测试各电路的性能。通过实验可获得每个锁存控制器电路能维持正确逻辑功能的最小工作电压，表1为满足各工艺角条件下的最低工作电压。从表1可看出，其他电路如长保持控制锁存器电路，电源电压最低只能低至0.7V，半解耦控制锁存器电路，电源电压只能在0.75V以上。而本申请中的RT锁存控制器电路可以在低至Vdd＝0.275V的所有工艺角下正常工作，具有良好的电源电压鲁棒性。
表1
Figure BDA0002664513800000071
根据本发明提供的具体实施例，本发明公开了以下技术效果：
(1)本发明提供的RT锁存器，引入时序假设，使控制信号并行工作。同时利用电路自带的门级延迟属性(门极数目、不同门上的不同延迟)生成的时序假设的方法，来确保信号发生的顺序，而不是增加额外的电路逻辑设计，可以更好地降低硬件成本。
(2)本发明中的RT锁存器无需基于传统C单元进行设计，可以在标准库中实现，更好地适应传统的EDA设计流程。
(3)本发明中的RT锁存器，相比于传统的基于C单元设计的控制锁存器电路(27～36个晶体管)以及click电路(84个晶体管)，仅使用了7个门(30个晶体管)，晶体管数目平均降低了2倍左右，电路更简单、生产成本更低。
(4)本发明中的RT锁存器电路可以基于0.275V的工作电压在所有工艺角(tt、ss、ff、sf、fs)正常工作，并正常处理数据，具有良好的电源电压鲁棒性。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种RT锁存器，其特征在于，包括：非门、三输入与非门、与门、第一SR锁存器和第二SR锁存器；
所述非门的输入端连接下一级所述RT锁存器中第二SR锁存器的一个输出端，所述非门的输出端连接所述三输入与非门的第一输入端和所述第一SR锁存器的一个输入端；
所述三输入与非门的第二输入端连接所述与门的输出端，所述三输入与非门的第三输入端连接所述第二SR锁存器的一个输入端和上一级所述RT锁存器中第一SR锁存器的一个输出端；所述三输入与非门的输出端连接所述第一SR锁存器的另一个输入端、所述第二SR锁存器的另一个输入端和所述RT锁存器的数据通路；
所述第一SR锁存器的一个输出端连接下一级所述RT锁存器中三输入与非门的第三输入端，所述第一SR锁存器的另一个输出端连接所述与门的一个输入端；
所述第二SR锁存器的一个输出端连接上一级所述RT锁存器中非门的输入端，所述第二SR锁存器的另一个输出端连接所述与门的另一个输入端。
2.据权利要求1所述的RT锁存器，其特征在于，所述第一SR锁存器包括第一与非门和第二与非门，所述第二SR锁存器包括第三与非门和第四与非门；
所述非门的输入端连接下一级所述RT锁存器中第三与非门的输出端；所述非门的输出端连接所述第二与非门的一个输入端；
所述三输入与非门的第三输入端连接所述第四与非门的一个输入端和上一级所述RT锁存器中第一与非门的输出端；所述三输入与非门的输出端连接所述第一与非门的一个输入端和所述第三与非门的一个输入端；
所述第一与非门的另一个输入端连接所述第二与非门的输出端和所述与门的一个输入端；所述第一与非门的输出端连接所述第二与非门的另一个输入端和下一级所述RT锁存器中三输入与非门的第三输入端；
所述第三与非门的另一个输入端连接所述第四与非门的输出端和所述与门的另一个输入端；所述第三与非门的输出端连接所述第四与非门的另一个输入端和上一级所述RT锁存器中非门的输入端。
3.根据权利要求2所述的RT锁存器，其特征在于，所述第一与非门、所述第二与非门、所述第三与非门和所述第四与非门均为二输入与非门。
4.根据权利要求1所述的RT锁存器，其特征在于，所述RT锁存器采用4相捆绑数据协议进行通信。
5.一种锁存方法，其特征在于，应用于权利要求1至4任一项权利要求所述的锁存器，包括：
获取上一级RT锁存器发出的请求信号；
根据所述上一级RT锁存器发出的请求信号发出锁存信号，将数据锁存；
数据锁存之后向上一级RT锁存器发出应答信号，同时向下一级RT锁存器发出请求信号。
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