CN1119816C - 有控制字线激活/非激活定时电路的同步型半导体存储器 - Google Patents

有控制字线激活/非激活定时电路的同步型半导体存储器 Download PDF

Info

Publication number
CN1119816C
CN1119816C CN98116008A CN98116008A CN1119816C CN 1119816 C CN1119816 C CN 1119816C CN 98116008 A CN98116008 A CN 98116008A CN 98116008 A CN98116008 A CN 98116008A CN 1119816 C CN1119816 C CN 1119816C
Authority
CN
China
Prior art keywords
signal
activation
output
circuit
synchronous
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN98116008A
Other languages
English (en)
Other versions
CN1217546A (zh
Inventor
樱井干夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1217546A publication Critical patent/CN1217546A/zh
Application granted granted Critical
Publication of CN1119816C publication Critical patent/CN1119816C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明的同步型半导体存储器的动作信号产生电路配有：动作指令锁存电路；动作指令输出电路和动作指令控制电路。动作指令锁存电路锁存从外部接收的激活指令信息。动作指令输出电路响应启动信号ACTEN，输出激活存储体的动作开始信号ZACT。动作指令控制电路响应测试模式中的外部控制信号/RAS的电平变化，使启动信号ACTEN的电平变化。其结果，使把激活指令信息延迟后传送给存储体变为可能。

Description

有控制字线激活/非激活定时电路的 同步型半导体存储器
技术领域
本发明涉及通过响应外部时钟信号进行动作的同步型半导体存储器，特别涉及用于实现高速性能测试的结构。
背景技术
以高速存取为目的开发的同步型半导体存储器，把数据的读出或写入所必需的动作(指令)与来自外部的所有稳定周期中施加的时钟(外部时钟信号)同步地进行。
其中，用图31说明以往的同步型半导体存储器。
图31所示的以往的同步型半导体存储器9000包括：控制信号缓冲器1；内部时钟产生电路2；地址缓冲器3；模式调节设定电路4；预充电信号产生电路12；动作信号产生电路13和多个存储体(bank)(图31中有B0、B1、B2和B3)。
存储体B0、B1、B2和B3包括各自的行控制电路、字激励器7、存储单元阵列9、读出放大器和IO栅极。在图31中，用一个方框8表示读出放大器和IO栅极。各个存储体能够独立地进行字线的激活、数据读出、数据写入和字线的非激活。
存储单元阵列9包括以行列状配置的多个存储单元M，存储单元M分别与行方向对应设置的字线WL和与列方向对应设置的位线对BL、/BL的交点连接。内部时钟产生电路2取入外部时钟信号CLK，输出控制内部动作的内部时钟信号CLK0。
控制信号缓冲器1配有初级输入16和缓冲器17。初级输入16接收外部控制信号(外部行地址选通脉冲信号/RAS外部列地址选通脉冲信号/CAS、外部允许写入信号/WE、外部芯片选择信号/CS等)。缓冲器17取入输入装置16的输出，输出与内部时钟信号CLK0同步对应的内部控制信号(RAS、CAS、WE、CS等)。
地址缓冲器3取入从外部接收的地址信号A，输出内部地址信号。地址信号A按分时方式多路施加行地址信号X和列地址信号Y。并且，地址缓冲器3配有图中未示的存储体地址解码器，通过解码地址信号A，输出指定对应的存储体的存储体解码信号BK(或其反向的ZBK)。
动作信号产生电路13响应从外部输入的动作指令，输出控制指定的存储体的行控制电路6的动作开始信号ZACT(图31中为ZACT(0)、ZACT(1)、ZACT(2)、ZACT(3))。
预充电信号产生电路12响应从外部输入的预充电指令，输出控制指定的存储体的行控制电路6的预充电开始信号ZPRE(图31中为ZPRE(0)、ZPRE(1)、ZPRE(2)、ZPRE(3))。
各个行控制电路6如果接收对应的动作开始信号ZACT，那么分别按非激活状态输出用于预充电对应位线的预充电信号，或按激活状态输出使字激励器7激活的字激励器激活信号，并且按激活状态输出使读出放大器激活的读出放大器激活信号。
其结果，从预充电状态打开构成存储单元阵列9的位线BL、/BL，字线WL升为H电平。而且，存储单元M中存储的数据由读出放大器放大。
此外，各个行控制电路6如果接收对应的预充电开始信号ZPRE，那么分别按非激活状态输出字激励器激活信号，按非激活状态输出读出放大器激活信号，并且按激活状态输出位线预充电信号。其结果，在存储单元阵列9中包含的字线WL的电位下降至L电平，读出放大器变为非激活状态，位线对BL和/BL预充电到预充电电位Vb1。
如果从外部输入读出指令，那么用读出放大器锁存的数据被传输到IO栅极，并且放大后由数据输入输出端子输出。
并且，如果从外部输入写入指令，那么从数据输入输出端子输入的数据通过IO栅极和读出放大器，写入对应的存储单元M。
再有，模式调节设定电路4是通过响应外部信号检测是否设定特定模式的电路，通过响应从控制信号缓冲器1和地址缓冲器3接收的信号(比如，模式寄存器设定指令+H电平的地址信号ADD7)，输出测试模式信号。此外，还有通过直接控制外部测试模式PAD，设定测试模式信号的方法。
下面，用图32A～图32F的定时图说明以往的同步型半导体存储器9000动作的一例。
图32中，A表示外部时钟信号CLK；B表示外部控制信号/CS；C表示外部控制信号/RAS；D表示外部控制信号/CAS；E表示外部控制信号/WE；F表示地址信号A。其中，芯片选择信号/CS是用于在选择多个芯片内使工作的芯片的控制信号，在以下的指令输入时，变为L电平的激活状态。
首先，说明由激活指令使字线激活的动作。这种情况下，输入动作指令ACT(把外部控制信号/CS、/RAS设定成L电平，把外部控制信号/CAS和/WE设定为H电平)。
在时刻t1，当外部时钟信号CLK上升时，取入这些外部控制信号和行地址信号X。而且，根据从动作信号产生电路13输出的动作开始信号ZACT，激活对应的存储体的字线，读出读出放大器中存储单元M的数据。
下面，说明读出指令动作。这种情况下，输入读出指令READ(把外部控制信号/CS、/CAS设定成L电平，把外部控制信号/RAS和/WE设定为H电平)。
在下一个外部时钟信号CLK上升时(时刻t2)，取入这些外部控制信号和列地址信号Y。其结果，在读出放大器中读出的数据通过I/O线取入图中未示的输出缓冲器，向外部输出。
下面，说明由预充电指令使字线非激活的动作。这种情况下，输入预充电指令PRE(把外部控制信号/CS、/RAS、/WE设定成L电平，把外部控制信号/CAS设定为H电平)。
在时刻t3，在外部时钟信号CLK上升时刻，取入这些外部控制信号和存储体地址信号BK。而且，根据从预充电信号产生电路12输出的预充电开始信号ZPRE，使对应的字线非激活。
并且，在下一个外部时钟信号CLK上升时刻(时刻t4)，如果输入动作指令ACT，那么使对应的字线激活，读出读出放大器中存储单元M的数据。
而且，把该读出放大器的激活时刻t1和读出时刻t2的间隔作为已知存储单元性能的参数(以下，把该间隔称为tRCD期间)。例如，在容量非常小的存储单元中，由于用读出放大器读出的时间与通常的存储单元M的情况相比必须变长，所以通过使tRCD期间变化，使在早期发现存储单元的不良变为可能。
此外，使字线非激活的时刻t3与再次激活的时刻t4的间隔在已知使位线均衡定时的实际能力方面变为重要的定时(以下，把该间隔称为tRP期间)。例如，在下降字线后未充分均衡的位线内，如果开始下一个字线的激活，那么因位线中残留的前数据就可能破坏按新的激活字线读出的存储器信息。通常tRCD期间和tRP期间必须确保20ns。
而且，在测试这样构成的同步型半导体存储器性能的情况下，由测试器提供外部时钟信号和指令。例如，在要按照最严格的条件测试临界性能的情况下，如图32所示，在连续的外部时钟信号(测试器供给的时钟信号)的边缘输入指令。由此，实现最短的tRCD期间和tRP期间，通过测定该状态下的工作特性，使临界性能的测试变为可能。
因此，对以往的同步型半导体存储器9000的指令的输入定时一般由从测试器供给的时钟信号频率决定。但是，在使用只能供给低速时钟信号的测试器的情况下，tRCD期间和tRP期间依赖于(上限200ns左右)测试器的临界性能(200ns左右)，特别是存在使测定高速动作器件的临界性能变得困难的问题。
发明内容
因此，本发明的目的在于提供在即使使用只能供给低速时钟信号的测试器的情况下，通过从外部任意控制字线的激活和非激活，也能够进行性能测试的同步型半导体存储器。
此外，本发明的目的在于提供在使用只能供给低速时钟信号的测试器的情况下，能够进行高速性能测试的同步型半导体存储器。
根据本发明的一种同步型半导体存储器，其特征在于配有：多个存储体，分别包括具有按行列配置的多个存储单元的存储单元阵列和分别与所述存储单元阵列的行对应设置的多条字线；内部时钟产生装置，输出与外部时钟信号同步的内部时钟信号；测试模式检测装置，响应从外部输入的测试模式指定信号，检测指定特定的测试模式，输出作为检测结果的测试模式信号；和激活控制装置，检测与所述内部时钟信号同步输入的使所述字线激活的激活指令，输出使所述字线激活的激活开始信号；所述多个存储体分别包括字线激活装置，用于接收所述激活开始信号，使该存储体中的所述多条字线激活；所述激活控制装置，响应所述测试模式信号，从所述激活指令的输入定时延迟，把所述激活开始信号输出给对应的所述存储体的所述线激活装置。
因此，本发明的主要优点在于，通过配置能够延迟激活定时的电路，使字线不依赖于外部时钟信号，就能够任意地变化字线的激活定时。
由此，即使在对于进行高速动作的芯片只能使用低速时钟信号的测试器的情况下，也能够进行芯片的性能测试。
本发明的同步型半导体存储器配有：锁存激活指令信息的装置；和在测试模式中根据外部信号控制把锁存的激活指令信息输出给存储体的定时的装置。
本发明的同步型半导体存储器配有：输出激活指令信息的装置；和在测试模式中延迟该输出的激活指令信息的装置。
在测试模式中，本发明的同步型半导体存储器把外部信号本身作为激活指令信息。其结果，在测试模式中，根据外部控制，能够直接调整字线的激活定时，在常规模式中，能够按通常的定时进行动作。
由于在内部时钟信号下降时开始激活指令信息的延迟，所以本发明的同步型半导体存储器能够减少延迟级数。
根据本发明的其他局面的一种同步型半导体存储器，配有：多个存储体，分别包括具有以行列配置的多个存储单元的存储单元阵列和与所述存储单元阵列的行对应设置的多条字线；内部时钟产生装置，输出与外部时钟信号同步的内部时钟信号；测试模式检测装置，响应从外部输入的测试模式指定信号，检测指定特定的测试模式，输出作为检测结果的测试模式信号；和非激活控制装置，检测使与所述内部时钟信号同步输入的所述字线非激活的非激活指令，输出使所述字线非激活的非激活开始信号；所述多个存储体分别包括字线非激活装置，用于接收所述非激活开始信号，使该存储体中的所述多条字线非激活；所述非激活控制装置，响应所述测试模式信号，通过延迟所述非激活指令的输入定时，把所述非激活开始信号输出给对应的所述存储体的所述字线非激活装置。
因此，本发明的主要优点在于，通过配置能够延迟非激活定时的电路，使字线不依赖于外部时钟信号，就能够任意地变化字线的非激活定时。
由此，即使在对于进行高速动作的芯片使用只能供给低速时钟信号的测试器的情况下，也能够进行芯片的性能测试。
本发明的同步型半导体存储器配有：锁存非激活指令信息的装置；和在测试模式中根据外部信号控制把锁存的非激活指令信息输出给存储体的定时的装置。
本发明的同步型半导体存储器配有：输出非激活指令信息的装置；和在测试模式中延迟该输出的非激活指令信息的装置。
在测试模式中，本发明的同步型半导体存储器把外部信号本身作为非激活指令信息。其结果，在测试模式中，根据外部控制，能够直接调整字线的非激活定时，在常规模式中，能够按通常的定时进行动作。
由于在内部时钟信号下降时开始非激活指令信息的延迟，所以本发明的同步型半导体存储器能够减少延迟级数。
本发明的其他局面的一种同步型半导体存储器，其特征在于，配有：多个存储体，分别包括具有以行列配置的多个存储单元的存储单元阵列和与所述存储单元阵列的行对应设置的多条字线；内部时钟产生装置，输出与外部时钟信号同步的内部时钟信号；测试模式检测装置，响应从外部输入的测试模式指定信号，检测指定特定的测试模式，输出作为检测结果的测试模式信号；激活控制装置，检测与所述内部时钟信号同步输入的使所述字线激活的激活指令，输出使所述字线非激活的非激活开始信号；和非激活控制装置，检测与所述内部时钟信号同步输入的使所述字线非激活的非激活指令，输出使所述字线非激活的非激活开始信号；所述多个存储体分别包括字线激活/非激活装置，用于接收所述激活开始信号或所述非激活开始信号，使该存储体中的所述多条字线激活或非激活；所述激活控制装置，响应所述测试模式信号，延迟所述激活指令的输入定时，把所述激活开始信号输出给对应的所述存储体的所述线激活/非激活装置；所述非激活控制装置，响应所述测试模式信号，延迟所述非激活指令的输入定时，把所述非激活开始信号输出给对应的所述存储体的所述线激活/非激活装置。
因此，本发明的主要优点在于，通过配置能够延迟将字线激活/非激活的定时的电路，不依赖于外部时钟信号，就能够任意地变化字线的激活/非激活定时。
由此，即使在对于进行高速动作的芯片使用只能供给低速时钟信号的测试器的情况下，也能够进行芯片的性能测试。
本发明的同步型半导体存储器锁存激活指令信息、非激活信息，在测试模式中通过响应外部信号，能够控制输出激活指令信息、非激活指令信息的定时。
本发明的同步型半导体存储器配有在测试模式中延迟激活指令信息、非激活指令信息并输出的装置。
在测试模式中，本发明的同步型半导体存储器把外部信号本身作为激活指令信息、非激活指令信息。其结果，在测试模式中，根据来自外部的控制，能够直接调整字线的激活、非激活定时，在常规模式中，能够按通常的定时进行动作。
由于在内部时钟信号下降时刻开始激活指令信息、非激活指令信息的延迟，所以本发明的同步型半导体存储器能够减少延迟级数。
附图说明
图1是表示本发明实施例1的同步型半导体存储器1000整体结构一例的示意方框图。
图2是表示本发明实施例1中动作信号产生电路100的具体结构一例的电路图。
图3A～图3F是说明图2所示的动作信号产生电路100.1动作的定时图。
图4是表示本发明实施例1的动作信号产生电路100的其他具体结构一例的电路图。
图5A～图35D是说明图4所示的动作信号产生电路100.2动作的定时图。
图6A～图6E是用以说明本发明实施例1中用外部控制信号DQA控制外部允许动作信号ACTEN电平的情况的动作的定时图。
图7是表示本发明实施例1的动作信号产生电路100的其他具体结构一例的电路图。
图8是表示本发明实施例2的同步型半导体存储器2000整体结构一例的示意方框图。
图9是表示本发明实施例2的预充电信号产生电路110具体结构一例的电路图。
图10A～图10E是说明图9所示的预充电信号产生电路110.1动作的定时图。
图11是表示本发明实施例2的预充电信号产生电路110其他具体结构一例的电路图。
图12是表示本发明实施例3的同步型半导体存储器3000整体结构一例的示意方框图。
图13A～图13E是说明本发明实施例3的同步型半导体存储器3000动作的定时图。
图14是表示本发明实施例4的同步型半导体存储器4000整体结构一例的示意方框图。
图15是表示本发明实施例4的动作信号产生电路120的具体结构一例的电路图。
图16A～图16C是说明图15所示的动作信号产生电路120.1动作的定时图。
图17是表示本发明实施例4的动作信号产生电路120的其他结构一例的电路图。
图18A～图18D是说明图17所示的动作信号产生电路120.2的动作的定时图。
图19是表示本发明实施例5的同步型半导体存储器5000整体结构一例的示意方框图。
图20是表示本发明实施例5的预充电信号产生电路130具体结构一例的电路图。
图21A～图21C是说明图20所示的预充电信号产生电路130.1动作的定时图。
图22是表示本发明实施例5的预充电信号产生电路130的其他结构一例的电路图。
图23A～图23D是说明图22所示的预充电信号产生电路130.2动作的定时图。
图24是表示本发明实施例6的同步型半导体存储器6000整体结构一例的示意方框图。
图25是表示本发明实施例7的同步型半导体存储器7000整体结构一例的示意方框图。
图26是表示本发明实施例7的内部时钟产生电路150的具体结构一例的电路图。
图27A～图27D是说明本发明实施例7的内部时钟产生电路150动作的定时图。
图28是表示本发明实施例8的同步型半导体存储器8000整体结构一例的示意方框图。
图29是表示本发明实施例8的动作信号产生电路160的具体结构一例的电路图。
图30A～图30D是说明本发明实施例8的动作信号产生电路160动作的定时图。
图31是表示以往的同步型半导体存储器9000的主要结构的示意方框图。
图32A～图32F是说明图31所示的以往的同步型半导体存储器9000的动作一例的定时图。
具体实施方式
[实施例1]
本发明实施例1的同步型半导体存储器，在测试模式中能够任意控制存储体的激活定时。
用图1说明本发明实施例1的同步型半导体存储器1000的整体结构。与以往的同步型半导体存储器9000相同的部分被标以相同的标号，并省略其说明。
图1所示的同步型半导体存储器1000与以往的同步型半导体存储器9000的不同点在于，配有能够延迟并输出动作开始信号ZACT的动作信号产生电路100代替动作信号产生电路13。
根据从外部输入的动作指令ACT，动作信号产生电路100锁存激活指令信息。而且，在测试模式中，根据特定的外部信号，调整向存储体传输被锁存的激活指令信息的定时。此外，在测试模式以外的情况下(正常模式)，与以往一样，响应动作指令ACT，向存储体传输激活指令信息。
其结果，在测试模式中，同步型半导体存储器1000能够以比以往的同步型半导体存储器9000中的激活定时慢的定时使存储体激活。
再有，在本发明实施例1中，模式调节设定电路4输出测试模式信号ZMS1作为检测特定测试模式的结果。
下面，用图2说明本发明实施例1的动作信号产生电路100的具体结构的一例。
图2所示的动作信号产生电路(以下称为动作信号产生电路100.1)配有NAND电路22、动作指令锁存电路24.0、24.1、24.2、24.3、动作指令锁存电路26和动作指令控制电路28.1。
NAND电路22对应从图1所示的缓冲器17输出的内部控制信号，检测从外部输入的动作指令ACT。而且，输出作为检测结果的动作指令信号ZACTF。动作指令锁存电路24.0、24.1、24.2、24.3分别与存储体B0、B1、B2、B3对应设置(以下总称为动作指令锁存电路24)。动作指令锁存电路24保持对对应存储体的激活指令信息。
动作指令输出电路26响应后述的动作启动信号ACTEN，根据保持的激活指令信息输出动作开始信号ZACT。动作指令控制电路28.1响应测试模式信号ZMS1和特定的外部信号(具体地说，是外部控制信号/RAS)，输出把动作指令输出电路26的输出动作作为启动状态的动作启动信号ACTEN。
下面，说明NAND电路22。NAND电路22接收输入的内部控制信号CS、RAS、ZCAS和ZWE。其中，内部控制信号CS是对应外部控制信号/CS的反相内部信号，内部控制信号RAS是对应外部控制信号/RAS的反相内部信号。内部控制信号ZCAS是与外部控制信号/CAS对应的同相内部信号，内部控制信号ZWE是对应外部控制信号/WE的同相内部信号。
如果输入动作指令ACT(内部控制信号CS、RAS、ZCAS和ZWE都为H电平)，那么由NAND电路22输出处于L电平的激活状态的动作指令信号ZACTF。在此(动作指令ACT)以外的情况下，由NAND电路22输出处于H电平的非激活状态的动作指令信号ZACTF。
下面，以与存储体B0对应的动作指令锁存电路24.0作为代表例，说明动作指令锁存电路24的结构。动作指令锁存电路24.0配有逻辑门32和33及NAND电路34。
逻辑门32的第一输入节点从NAND电路22接收动作指令信号ZACT。此外，逻辑门32的第二输入节点从图1所示的地址缓冲器3接收对应的存储体解码信号ZBK(0)。逻辑门33的第一输入节点接收逻辑门32的输出信号。此外，逻辑门33的第二输入节点接收NAND电路34的输出信号。NAND电路34的第一节点接收逻辑门33的输出信号。NAND电路34的第二输入节点接收与图1所示的预充电信号产生电路12对应的预充电开始信号ZPRE(0)。
动作指令锁存电路24.1、24.2、24.3的各自结构与动作指令锁存电路24.0相同。把动作指令锁存电路24的各自逻辑门33的输出信号记为ACTF(0)、ACTF(1)、ACTF(2)ACTF(3)(总称为ACTF)。
下面，以动作指令锁存电路24.0为代表例，简单说明动作指令锁存电路24的动作。在指定存储体B0并输入动作指令ACT的情况下，动作指令信号ZACTF变为L电平的激活状态，存储体解码信号ZBK(0)变为L电平的非激活状态。由此，与存储体B0对应的信号ACFT(0)变为H电平的激活状态。此后，不管动作指令信号ZACTF和存储体解码信号ZBK(0)的电位电平如何，信号ACTF(0)都保持H电平的状态。
在指定存储体B0以外的存储体并输入动作指令ACTF的情况下(动作指令信号ZACTF为L电平，存储体解码信号ZBK(0)为H电平)，与存储体B0对应的信号ACTF(0)保持以前的状态。在动作指令ACT以外的情况下，信号ACTF(0)保持以前的状态。
再有，预充电开始信号ZPRE为了复位使用被锁存的激活指令信息。具体地说，在例如与存储体B0对应的预充电开始信号ZPRE(0)变为L电平的激活状态的情况下，信号ACTF(0)变为L电平的非激活状态(复位状态)。
下面，说明动作指令输出电路26的结构。动作指令输出电路26配有NAND电路42.0、42.1、42.2和42.3(以下，总称为NAND电路)。把各自的NAND电路42的每一个分别与存储体B0、...B3对应设置。
NAND电路42的各自第一输入节点接收由对应的动作指令锁存电路24保持的信号ACTF。此外，NAND电路42的各个第二输入节点接收动作指令控制电路28输出的动作启动信号ACTEN。而且，由各个NAND电路42输出开始对应的存储体激活的开始信号ZACT。
下面，简单地说明动作指令输出电路26的动作。在动作启动信号ACTEN为L电平的非激活状态的情况(测试模式)下，动作开始信号ZACT完全变为H电平的非激活状态。在动作启动信号ACTEN为H电平的激活状态的情况下(正常模式、测试模式)，按照锁存的激活指令信息，输出H电平或L电平的动作开始信号ZACT。
下面，说明动作指令控制电路28.1。动作指令控制电路28.1配有逻辑门35和36、NOR电路37、NAND电路38和反相电路39。
逻辑门35的第一输入节点接收动作指令信号ZACTF。此外，逻辑门35的第二输入节点接收来自图1所示的测试模式设定电路4的测试模式信号ZMS1。逻辑门36的第一输入节点接收逻辑门35的输出信号。此外，逻辑门36的第二输入节点接收NAND电路38的输出信号。NOR电路37的第一输入节点接收测试模式信号ZMS1。此外，NOR电路37的第二输入节点接收信号ZBRAS。其中，信号ZBRAS是与外部控制信号/RAS对应的同相内部信号，从图1所示的初级16输入输出。
NAND电路38的第一输入节点接收逻辑门36的输出信号S1。此外，NAND电路38的第二输入节点接收NOR37的输出信号。逻辑门35和36、NOR电路37及NAND电路38构成锁存电路40。在测试模式(测试模式信号ZMS1为L电平的激活状态)中，如果信号ZBRAS为L电平，那么锁存电路40根据信号ZACTF通过设定内部状态输出H电平的信号S1，如果信号ZBRAS变为H电平，就输出L电平的信号S1。在正常模式中，信号S1为L电平。
反相电路39的输入节点与逻辑门36的输出节点连接。反相电路39反相信号S1，输出动作启动信号ACTEN。因此，动作启动信号ACTEN在正常模式中固定在H电平，在测试模式中对应信号ZBRAS变化。
下面，用作为定时图的图3A～图3F说明测试模式中动作信号产生电路100.1的动作。
图3(A)表示动作指令信号ZACTF；图3(B)表示存储体解码信号ZBK(0)；图3(C)表示信号ACTF(0)；图3(D)表示动作开始信号ZACT(0)；图3(E)表示信号ZBRAS；图3(F)表示动作启动信号ACTEN。其中，在测试模式中，把与存储体B0对应的动作指令ACT作为来自外部的输入指令。
如图3A～图3F所示，在时刻t0输入动作指令ACT时，那么在与此对应的时刻t1，动作指令信号ZACTF就变为L电平状态。存储体B0接收指定的状态(存储体解码信号ZBK(0)为L电平的激活状态)，信号ACTF(0)变为H电平的激活状态。再有，信号ZBRAS处在L电平状态。
并且，在动作指令信号ZACTF变为L电平状态时，动作启动信号ACTEN变为L电平的非激活状态。因此，被锁存的激活指令信息不传输给各存储体。
接着，利用来自外部的控制(外部控制信号/RAS从L电平升至H电平)，把信号ZBRAS设定为H电平。接收该信号，在时刻t2时，动作启动信号ACTEN变为H电平的激活状态。
其结果，动作指令输出电路26变为启动状态，对应于指定的存储体B0，输出处于L电平的激活状态的存储体开始信号ZACT(0)。接收该信号(迟于实际的动作指令ACT的输入时刻)，开始存储体B0的字线激活。
在接着的外部时钟信号的输入定时中输入读出或写入指令(READ/WRITE)的情况下(时刻t3)，时刻t2与时刻t3的间隔变为tRCD期间。
也就是说，同步型半导体存储器1000，通过配置动作信号产生电路100.1，由于能够调整向存储体的激活指令信息的传输，所以实际上从输入动作指令ACT时刻充分延迟存储体的激活定时变为可能。
在正常模式的情况下，由于动作启动信号ACTEN为H电平的激活状态，所以根据从外部输入的动作指令ACT的输入定时，对于各个存储体，输出对应的存储体开始信号ZACT。
再有，在图2中，按照外部控制信号/RAS的电平，调整向对应的行控制电路传输存储体开始信号ZACT，但并不限于此，也可以按照外部控制信号/CAS、CKE、DQA等来调整。
下面，用图4说明本发明实施例1的动作信号产生电路100的其他具体结构的一例。
对于与图2所示的动作信号产生电路100.1相同的结构要素，附以相同的符号，并省略其说明。
图4所示的动作信号产生电路(以下称为动作信号产生电路100.2)配有代替动作指令控制信号28.1的动作指令控制电路28.2。
动作指令控制电路28.2配有逻辑门45和46、NOR电路47、NAND电路48及反相电路44和49。逻辑门45和46、NOR电路47、NAND电路48及反相电路44和49构成锁存电路50。此外，逻辑门45的第一输入节点接收动作指令信号ZACTF。此外，逻辑门45的第二输入节点接收测试模式信号ZMS1。逻辑门46的第一输入节点接收逻辑门45的输出信号。此外，逻辑门46的第二输入节点接收NAND电路48的输出信号。
反相电路44的输入节点从图1所示的初级输入16接收信号ZBCAS，反相该信号后输出。其中，信号ZBCAS是与外部控制信号/CAS对应的同相内部信号。
NOR电路47的第一输入节点接收测试模式信号ZMS1。此外，NOR电路47的第二输入节点接收反相电路44的输出信号。NAND电路48的第一输入节点接收逻辑门46的输出信号。此外，NAND电路48的第二输入节点接收NOR电路47的输出信号。反相电路49使逻辑门46的输出信号反相，输出动作启动信号ACTEN。
通过在测试模式(测试模式信号ZMS1为L电平的激活状态)中变化外部控制信号/CAS，动作信号产生电路100.2调整向存储体传输激活指令信息的定时。再有，在正常模式中，与以往一样，通过响应动作指令ACT决定激活定时。
下面，用图5A～图5D所示的定时图说明测试模式中动作信号产生电路100.2的动作。
图5(A)表示外部控制信号/RAS；图5(B)表示外部控制信号/CAS；图5(C)表示动作启动信号ACTEN；图5(D)表示信号ZBCAS。其中，与存储体B0对应的动作指令ACT是从外部输入的指令。
如图5A～图5D所示，在输入动作指令ACT时(时刻t0)，由于外部控制信号/CAS为H电平，所以在与此对应的时刻t1，动作启动信号ACTEN变为L电平的非激活状态。因此，被锁存的激活指令信息未传输给各存储体。
接着，利用来自外部的控制(把外部控制信号/CAS设定为从H电平至L电平)，把信号ZBCAS设定为L电平。由此，在时刻t2时，动作启动信号ACTEN变为H电平的激活状态。
其结果，动作指令输出电路26变为启动状态，对应于指定的存储体B0，输出处于L电平的激活状态的存储体开始信号ZACT(0)。接收该信号(迟于实际的动作指令ACT的输入时刻)，开始存储体B0的激活。
在接着的外部时钟信号的输入定时中输入读出或写入指令(READ/WRITE)的情况下(时刻t3)，时刻t2与时刻t3的间隔变为tRCD期间。
也就是说，同步型半导体存储器1000，通过配置动作信号产生电路100.2，由于能够调整向存储体的激活指令信息的传输，所以实际上使从输入动作指令ACT时刻充分延迟存储体的激活定时变为可能。
另一方面，在正常模式情况下，由于动作启动信号ACTEN为H电平的激活状态，所以根据从外部输入的动作指令ACT的输入定时，对于各个存储体，输出对应的存储体开始信号ZACT。
再有，通过代替动作指令控制电路28.2中的反相电路44和逻辑门，由信号ZBCAS产生单触发脉冲，也可以构成用于复位的锁存电路50。
再有，还能够用停止数据输出的控制信号(读出屏蔽信号)的某些外部控制信号DQA控制动作启动信号ACTEN的电平。
图6A～图6E是用于说明本发明实施例1中由外部控制信号DQM控制动作启动信号ACTEN电平时的动作的定时图。图6(A)表示外部控制信号/RAS；图6(B)表示外部控制信号/CAS；图6(C)表示外部控制信号DQM；图6(D)表示信号BDQM；图6(E)表示动作启动信号ACTEN。信号BDQM是与外部控制信号DQM对应的同相内部信号，从图1的初级输入16输出。其中，测试模式信号ZMS1处于L电平的激活状态(测试模式)。
通过响应外部控制信号DQM升高到H电平(向信号BDQM的H电平的升高)，构成动作启动信号ACTEN以使之从L电平升高到H电平。
其结果，如图6A～图6E所示，在输入动作指令ACT时(时刻t0)，由于外部控制信号DQM为L电平(信号BDQM的L电平)，所以动作启动信号ACTEN变为L电平的非激活状态(时刻t1)。因此，未将该时刻的被锁存的激活指令信息传输给各存储体。
接着，利用来自外部的控制(把外部控制信号DQM升至H电平)，把信号BDQM设定为H电平。由此，在时刻t2，使动作启动信号ACTEN变为H电平的激活状态。其结果，从动作指令ACT的输入时刻延迟后开始存储体B0的激活。
在接着的外部时钟信号的输入定时中输入读出或写入指令(READ/WRITE)的情况下(时刻t3)，时刻t2与时刻t3的间隔变为tRCD期间。
再有，这种情况下，在内部把与外部控制信号DQM对应的内部控制信号固定在L电平，可不需要读出(写入)屏蔽。
下面，用图7说明本发明实施例1的动作信号产生电路100的其他具体结构的一例。
对与图2所示的动作信号产生电路100.1相同的结构要素附以相同的符号并省略其说明。
图7所示的动作信号产生电路(以下称为动作信号产生电路100.3)配有控制单元52.0、52.1、52.2、52.3。把控制单元52.0、52.1、52.2、52.3分别与存储体B0、...、B3对应设置(以下总称为控制单元52)。
各个控制单元52配有构成对应的动作指令锁存电路24和对应的动作指令输出电路26的NAND电路42及动作指令控制电路228。
动作指令控制电路228配有逻辑门245和246、NOR电路247、NAND电路248及反相电路249。
动作指令控制电路228与图2所示的动作指令控制电路28.1的结构相同，但与图2所示的逻辑门35不同，逻辑门245接收第一输入节点上的动作指令信号ZACTF，与第二输入节点对应的存储体解码信号ZBK，以及第三输入节点上的测试模式信号ZMS1。由此，动作指令控制电路228分别响应对应的存储体解码信号，根据外部信号控制动作启动信号ACTEN的电位电平。
也就是说，动作信号产生电路100.3配有对应于各个存储体的锁存激活指令的电路(动作指令锁存电路24)，同时还配有控制激活指令信息传送的控制电路(动作指令控制电路228)。通过这样的结构，在某些存储体处于激活状态下，能够独立地控制不同存储体的tRCD期间。
如上所述，本发明实施例1的同步型半导体存储器，实际上使从输入动作指令ACT时刻延迟后再激活存储体变为可能，其结果，tRCD期间比以往的tRCD期间变短。因此，对于进行高速动作的存储器，也能够使用仅提供低速时钟信号的测试器进行测试。
[实施例2]
本发明实施例2的同步型半导体存储器，在测试模式中能够任意控制存储体的非激活定时。
用图8说明本发明实施例2的同步型半导体存储器2000。
对于与以往的同步型半导体存储器9000相同的结构要素附以相同的符号，并省略其说明。
图8所示的同步型半导体存储器2000与以往的同步型半导体存储器9000的不同点在于，配有代替预充电信号产生电路12，能够延迟输出预充电信号的预充电信号产生电路110。
在测试模式中，预充电信号产生电路110根据特定的外部信号调整向存储体传送预充电指令信息的定时。此外，在测试模式以外的情况下(正常模式)，与以往同样，响应预充电指令，把预充电指令信息传送为存储体。
其结果，在同步型半导体存储器2000中，在测试模式中，能够用比以往的同步型半导体存储器9000的非激活定时延迟的定时，使存储体非激活。
再有，在本发明实施例2中，模式调节设定电路4输出作为检测特定模式结果的测试模式信号ZMS2。
下面，用图9说明本发明实施例2的预充电信号产生电路110的具体结构的一例。
图9所示的预充电信号产生电路(以下称为预充电信号产生电路110.1)配有NAND电路54、反相电路56、预充电指令输出电路60和预充电指令控制电路62。
NAND电路54和反相电路56依据从图8所示的缓冲器17输出的内部控制信号检测由外部输入预充电指令。而且，输出作为检测结果的预充电指令信号PRECF。预充电指令输出电路60，按照后述的预充电启动信号ZPEN，根据对应各自存储体的预充电信息，输出对应的预充电开始信号ZPRE。
预充电指令控制电路62响应测试模式信号ZMS2和特定的外部信号(具体地说，是外部控制信号/WE)，输出使预充电指令输出电路60处于启动状态的预充电启动信号ZPEN。
下面，说明NAND电路54和反相电路56。
NAND电路54在输入中接收内部控制信号CS、RAS、ZCAS。其中，内部控制信号WE是与外部控制信号/WE对应的反相内部信号。
如果输入预充电指令PRE(内部控制信号CS、RAS、ZCAS和WE都为H电平)，那么由NAND电路54输出L电平的信号，由此，从反相电路56H输出处于H电平的激活状态的预充电指令信号PRECF。
在其以外的情况下(预充电指令PRE)，由NAND电路54输出H电平的信号，由此，从反相电路56输出处于L电平的非激活状态的预充电指令信号PRECF。
下面，说明预充电指令输出电路60。
预充电指令输出电路60配有NAND电路74.0、74.1、74.2和74.3(以下，总称为NAND电路74)。NAND电路74分别与存储体B0、...、B3对应设置。
NAND电路74的各个第一输入节点接收预充电指令信号PRECF。此外，第二节点接收对应的存储体解码信号BK。并且，第三输入节点接收测试模式信号ZMS2。
在测试模式(测试模式信号ZMS2为L电平的激活状态)中，所有NAND电路74的输出变为H电平。
在正常模式(测试模式信号ZMS2为H电平的非激活状态)情况下，从与指定的存储体对应的NAND电路74输出L电平的信号，从其他的NAND电路74输出H电平的信号。
预充电指令输出电路60还配有逻辑门75.0、75.1、75.2和75.3及反相电路76.0、76.1、76.2和76.3(以下，总称为逻辑门75、反相电路76)。逻辑门75和反相电路76分别与存储体B0、...、B3对应设置。
逻辑门75的各个第一输入节点接收对应NAND电路74的输出信号。此外，各个第二输入节点接收后述的预充电指令控制电路62输出的预充电启动信号ZPEN。各个反相电路76接收对应的逻辑门75的输出信号，输出对应的预充电开始信号ZPRE。
下面，简单地说明预充电指令输出电路60的动作。
在预充电启动信号ZPEN为H电平的非激活状态的情况(正常模式、测试模式)下，各个反相电路76的输出按照对应的NAND电路74的输出信号变化。在测试模式中，由于对应的NAND电路74的输出信号为H电平，所以由对应的反相电路76输出H电平的非激活状态的预充电开始信号ZPRE。
在预充电启动信号ZPEN为L电平的激活状态的情况下(测试模式)，各个逻辑门75的输出信号变为H电平，由各个反相电路76输出的预充电开始信号ZPRE都变为L电平的激活状态。
下面，说明预充电指令控制电路62。
预充电指令控制电路62配有逻辑门65和66、NOR电路67、NAND电路68、反相电路64和69及单触发脉冲产生电路72。
反相电路64接收预充电指令信号PRECF。逻辑门65的第一输入节点接收反相电路64的输出信号。此外，逻辑门65的第二输入节点接收测试模式信号ZMS2。逻辑门66的第一输入节点接收逻辑门65的输出信号。此外，逻辑门66的第二输入节点接收NAND电路68的输出信号。NOR电路67的第一输入节点接收测试模式信号ZMS2。此外，NOR电路67的第二输入节点从图8所示的初级输入16接收信号ZBWE。其中，信号ZBWE是与外部控制信号/WE对应的同相内部信号。
NAND电路68的第一输入节点接收逻辑门66的输出信号S2。此外，NAND电路68的第二输入节点接收NOR电路67的输出信号。
逻辑门65和66、NOR电路67、NADN电路68及反相电路64构成锁存电路70。在测试模式中，如果信号ZBWE为L电平，锁存电路70就输出与信号PRECF对应的H电平的信号S2；如果信号ZBWE变为H电平，锁存电路70就输出L电平的信号S2。在正常模式中，把信号S2固定为H电平。
单触发脉冲产生电路72接收逻辑门66的输出信号S2。单触发脉冲产生电路72响应信号S2的下降，输出H电平的单触发脉冲。反相电路69使从单触发脉冲产生电路72输出的脉冲反相，输出L电平的预充电启动信号ZPEN。
下面，用作为定时图的图10A～图10E说明测试模式中预充电信号产生电路110.1动作。
图10(A)表示预充电指令信号PRECF；图10(B)表示信号S2；图10(C)表示预充电启动信号ZPEN；图10(D)表示信号ZBWE；图10(E)表示预充电开始信号ZPRE。再有，测试模式信号ZMS2处于L电平的激活状态(测试模式)。
如图10A～图10E所示，在输入预充电指令PRE时刻(时刻t0)，由于信号ZBWE为L电平，所以在与此对应的时刻t1信号S2升至H电平。由于预充电启动信号ZPEN保持H电平，所以不向各存储体传送预充电指令。
在时刻t2，通过来自外部的控制(把外部控制信号/WE升至H电平)，把信号ZBWE设定为H电平。接收该信号后，信号S2变为L电平的状态。并且，对应于信号S2的下降，从单触发脉冲产生电路72产生L电平的脉冲。
结果，在时刻t3，预充电启动信号ZPEN变为L电平的激活状态。其结果，使所有的预充电开始信号ZPRE变为L电平的激活状态。
接收该信号(比实际的预充电指令PRE的输入时刻延迟)后，开始各个存储体的非激活。
此外，通过在预充电启动信号ZPEN之后变为H电平的非激活状态，预充电开始信号ZPRE变为H电平的非激活状态。接收该信号后，所有预充电开始信号ZPRE变为H电平的非激活状态。
在接着的外部时钟信号CLK的输入定时中输入动作指令ACT的情况下(时刻t4)，时刻t3与时刻t4的间隔变为tRP期间。
也就是说，同步型半导体存储器2000由于通过配置预充电信号产生电路110.1，能够调整对存储体的预充电指令信息的传送，所以使从输入预充电指令PRE时刻充分延迟存储体的非激活定时成为可能。
在正常模式的情况下，根据从外部输入的预充电指令PRE的输入定时，输出预充电开始信号ZPRE。
再有，在图9中，使用外部控制信号/WE，调整向预充电开始信号对应的行控制电路的传送，但是并不限于此，也可以使用外部控制信号/CAS、CKE、DQM等信号达到同样的目的。
下面，用图11说明本发明实施例2的预充电信号产生电路100的其他具体结构的一例。
对于与图9所示的预充电信号产生电路110.1相同的结构要素附以相同的符号，并省略其说明。
图11所示的预充电信号产生电路(以下称为预充电信号产生电路110.2)配有：NAND电路54；反相电路56及控制单元78.0、78.1、78.2和78.3。把控制单元78.0、78.1、78.2和78.3分别与B0、...、B3对应设置(以下总称为控制单元78)。
各个控制单元78配有对应的NAND电路74、对应的逻辑门75和对应的反相电路76、及预充电指令控制电路262。
预充电指令控制电路262配有逻辑门345和346、NOR电路347、NAND电路348及单触发脉冲产生电路349。
预充电指令控制电路262与图9所示的预充电指令控制电路62的结构相同，但与图9所示的逻辑门65不同，逻辑门345接收使与第一输入节点对应的存储体解码信号BK反相的信号(ZBK)，第二输入节点上预充电指令信号PRECF的反相信号，以及第三输入节点上的测试模式信号ZMS2。由此，预充电指令控制电路262分别响应对应的存储体解码信号，根据外部信号控制预充电启动信号ZPREN的电位电平。
也就是说，对应于各个存储体，预充电信号产生电路110.2通过配有调整预充电指令传送的电路，在某些特定的存储体处于激活状态下，使独立地控制不同存储体的tRP期间变为可能。
如上所述，在本发明实施例2的同步型半导体存储器中，实际上从输入予充电指令PRE时刻延迟使存储体非激活变为可能，其结果，tRP期间比以往的tRP期间变短。因此，对于进行高速动作的存储器，也能够使用仅提供低速时钟信号的测试器进行测试。
[实施例3]
本发明实施例3的同步型半导体存储器，在测试模式中能够任意控制存储体的激活、非激活的定时。
用图12说明本发明实施例3的同步型半导体存储器3000。
对于与以往的同步型半导体存储器9000相同的结构要素附以相同的符号，并省略其说明。
图12所示的同步型半导体存储器3000与以往的同步型半导体存储器9000的不同点在于，配有预充电信号产生电路110代替预充电信号产生电路12，和配有动作信号产生电路100代替动作信号产生电路13。
在同步型半导体存储器3000中，动作信号产生电路100，如在实施例1中说明的，使调整向对应的存储体的激活指令信息的传送变为可能。此外，预充电信号产生电路110，如在实施例2中说明的，使调整向存储体的预充电指令信息的传送变为可能。
下面，用作为定时图的图13A～图13E说明测试模式中本发明实施例3的同步型半导体存储器3000的动作。
图13(A)表示外部控制信号/RAS；图10(B)表示外部控制信号/CAS；图10(C)表示外部控制信号/WE；图10(D)表示动作开始信号ZACT；图10(E)表示预充电开始信号ZPRE。再有，测试模式信号ZMS1和ZMS2同时处于L电平的激活状态(测试模式)。
如图13A～图13E所示，如果在时刻t1输入动作指令ACT，那么在以往的情况下，动作开始信号ZACT在时刻t1a变为L电平的激活状态(虚线)。与此相反，在本发明实施例3中，通过来自外部的控制(使外部控制信号/RAS在时刻t1b从L电平升至H电平)，在时刻t1c，动作开始信号ZACT变为L电平的激活状态(实线)。
并且，在时刻t3，如果输入预充电指令PRE，那么在以往的情况下，预充电开始信号ZPRE在时刻t4变为L电平的激活状态(虚线)。与此相反，在本发明实施例3中，通过来自外部的控制(使外部控制信号/WE在时刻t4b从L电平升至H电平)，在时刻t4c，预充电开始信号ZPRE变为L电平的激活状态(实线)。再有，接收该信号后，动作开始信号ZACT升至H电平。
如上所述，本发明实施例3的同步型半导体存储器3000，由于实际上从输入动作指令ACT的时刻延迟使存储体激活变为可能，此外，由于实际上从输入预充电指令PRE的时刻延迟使存储体非激活变为可能，所以对于进行高速动作的存储器，也能够使用仅提供低速时钟信号的测试器进行测试。
[实施例4]
本发明实施例4的同步型半导体存储器，在测试模式中能够控制存储体的激活定时。
用图14说明本发明实施例4的同步型半导体存储器4000。
对于与以往的同步型半导体存储器9000相同的结构要素附以相同的符号，并省略其说明。
图14所示的同步型半导体存储器4000与以往的同步型半导体存储器9000的不同点在于，配有具有延迟级的动作信号产生电路120代替动作信号产生电路13。
动作信号产生电路120，在测试模式中，通过延迟级输出与从外部输入的动作指令ACT对应的激活指令信息。在测试模式以外的情况下(正常模式)，与以往一样，响应动作指令ACT，把激活指令信息传送给存储体。
其结果，同步型半导体存储器4000，在测试模式中，通过从以往的同步型半导体存储器9000中的激活定时延迟的定时，使激活存储体变为可能。
再有，模式调节设定电路4，根据外部信号，检测设定特定测试模式，输出测试模式信号ZMS1。
下面，用图15说明本发明实施例4的动作信号产生电路120的具体结构的一例。
图15的动作信号产生电路(以下称为动作信号产生电路120.1)配有以往的动作信号产生电路13及控制单元85.0、85.1、85.2和85.3(以下，总称为控制单元85)。把各个控制单元85与存储体B0、...、B3对应设置。以下，为简单起见，把以往的动作信号产生电路13输出的动作开始信号记为动作开始信号KZACT(0)、KZACT(1)、KZACT(2)和KZACT(3)。
对于控制单元85的结构，用有代表性的控制单元85.0来说明。控制单元85.0配有反相电路80和93、NAND电路81、延迟级82及开关电路83和84。
反相电路80把输入中接收与从动作信号产生电路13输出的对应的动作开始信号KZACT(0)并使之反相。NAND电路81的第一输入节点通过反相电路93接收使测试模式信号ZMS1反相的信号，第二输入节点接收反相电路80的输出信号。
延迟级82延迟输出NAND电路81的输出信号。开关电路83按照测试模式信号ZMS1输出从延迟级82输出的信号。另一方面，开关电路84按照测试模式信号ZMS1输出对应的动作开始信号ZKZCT(0)。把从开关电路84或83的其中任何一个输出的信号作为最终的动作开始信号ZACT输出给对应的存储体。
具体地说，在测试模式(例如，测试模式信号ZMS1为L电平的激活状态)中，由开关电路83把延迟了的信号作为动作开始信号ZACT(0)输出。另一方面，在正常模式(测试模式以外)的情况下，由开关电路84把动作开始信号KZACT(0)原封不动地作为动作开始信号ZACT(0)输出。
对于开关电路83和84，例如能够用传输门构成。
下面，用作为定时图的图16A～图16C说明测试模式中动作信号产生电路120.1的动作。
图16(A)表示外部时钟信号CLK；图16(B)表示动作开始信号KZACT(0)；图16(C)表示最终的动作开始信号ZACT(0)。再有，测试模式信号ZMS1处于L电平的激活状态(测试模式)。
如图16A～图16C所示，如果在时刻t0输入动作指令ACT，那么在时刻t1时，与指定的存储体(存储体B0)对应的动作开始信号KZACT(0)从H电平变化为L电平状态。由延迟级82延迟动作开始信号KZACT(0)。由此，在时刻t2，产生处于L电平激活状态的最终的动作开始信号ZACT(0)。接收该信号后，从实际的动作指令ACT的输入时刻延迟，开始存储体B0的激活。
在接着的外部时钟信号CLK的输入定时中输入读出或写入指令(READ/WRITE)时(时刻t3)，时刻t2与时刻t3的间隔变为tRCD期间。
再有，用图17说明本发明实施例4的动作信号产生电路120的其他具体结构的一例。
图17所示的动作信号产生电路(以下称为动作信号产生电路120.2)配有以往的动作信号产生电路13及控制单元91.0、91.1、91.2和91.3。把控制单元91.0、91.1、91.2和91.3(以下，总称为控制单元91)与存储体B0、...、B3对应设置。
对于控制单元91的结构，用有代表性的控制单元91.0来说明。控制单元91.0配有反相电路86、锁存电路87、延迟级88及开关电路89和90。
反相电路86输入中接收对应的动作开始信号KZACT(0)使其反相后输出。锁存电路87根据测试模式信号ZMS1和内部时钟信号CLK0锁存反相电路86的输出信号。延迟级88延迟锁存电路87的输出信号S3并输出。开关电路89根据测试模式信号ZMS1输出从延迟级88输出的信号。开关电路90根据测试模式信号ZMS1输出动作开始信号KZACT(0)。把从开关电路89或90中任何一个输出的信号作为最终的动作开始信号ZACT(0)输出给对应的存储体B0。
具体地说，在测试模式中(例如，测试模式信号ZMS1为L电平)，由开关电路89把从延迟级88输出的信号作为动作开始信号ZACT(0)输出。另一方面，在正常模式(测试模式以外)的情况下，通过开关电路90，把动作开始信号KZACT(0)本身作为最终的动作开始信号ZACT(0)输出。
下面，用作为定时图的图18A～图18D说明测试模式中动作信号产生电路120.2动作。
图18(A)表示外部时钟信号CLK；图18(B)表示动作开始信号KZACT(0)；图18(C)表示最终的动作开始信号ZACT(0)；图18(D)表示锁存电路87的输出信号S3。再有，测试模式信号ZMS1处于L电平的激活状态(测试模式)。
如图18A～图18D所示，如果在时刻t0输入动作指令ACT，那么在时刻t1时，与指定的存储体(存储体B0)对应的动作开始信号KZACT(0)从H电平变化为L电平状态。在外部时钟信号CLK(或内部时钟信号CLK0)从H电平下降至L电平时(时刻t2)，锁存电路87锁存从反相电路86输出的信号并输出。并且，通过延迟级88延迟锁存的信号。由此，实际上从输入动作指令ACT的时刻延迟(时刻t3)，输出L电平的最终动作开始信号ZACT(0)。
在随后的外部时钟信号CLK(或内部时钟信号CLK0)的上升定时中指定读出或写入指令(READ/WRITE)时(时刻t4)，时刻t3与时刻t4的间隔变为tRCD期间。
也就是说，同步型半导体存储器4000由于通过配置动作信号产生电路120，能够调整激活指令信息的传送，所以实际上从输入动作指令ACT的时刻，使充分延迟存储体的激活定时变为可能。
并且，由于把内部时钟信号的下降定时作为触发器开始延迟，所以与动作信号产生电路120.1相比，动作信号产生电路120.2能够使必要的延迟级量较少。
如上所述，在本发明实施例4的同步型半导体存储器中，实际上从输入动作指令ACT时刻延迟，使激活存储体变为可能，其结果，tRCD期间比以往的tRCD期间变短。因此，即使对于进行高速动作的存储器，也能够使用仅提供低速时钟信号的测试器进行测试。
[实施例5]
本发明实施例5的同步型半导体存储器，在测试模式中能够控制存储体的非激活定时。
用图19说明本发明实施例5的同步型半导体存储器5000。
对于与以往的同步型半导体存储器9000相同的结构要素附以相同的符号，并省略其说明。
图19所示的同步型半导体存储器5000与以往的同步型半导体存储器9000的不同点在于，配有具有延迟级的预充电信号产生电路130代替预充电信号产生电路12。
在测试模式中，预充电信号产生电路130通过延迟级输出与从外部输入的预充电指令PRE对应的预充电指令信息。在测试模式以外的情况下(正常模式)，与以往一样，响应预充电指令PRE，把预充电指令信息传送给存储体。
其结果，在测试模式中，同步型半导体存储器5000使以从以往的同步型半导体存储器9000中的非激活定时延迟的定时，将存储体非激活成为可能。
再有，模式调节设定电路4，根据外部信号，检测设定特定测试模式，输出测试模式信号ZMS2。
下面，用图20说明本发明实施例5的预充电信号产生电路130的具体结构的一例。
图20的预充电信号产生电路(以下称为预充电信号产生电路130.1)配有以往的预充电信号产生电路12及控制单元185.0、185.1、185.2和185.3(以下，总称为控制单元185)。把各个控制单元185与存储体B0、...、B3对应设置。以下，为简单起见，把以往的预充电信号产生电路12输出的预充电开始信号记为预充电开始信号KZPRE(0)、KZPRE(1)、KZPRE(2)和KZPRE(3)。
对于控制单元185的结构，用有代表性的控制单元185.0来说明。控制单元185.0配有反相电路180和94、NAND电路181、延迟级182及开关电路183和184。
反相电路180输入中接收从预充电信号产生电路12输出的对应的动作开始信号KZPRE(0)并使之反相。NAND电路181的第一输入节点通过反相电路94接收使测试模式信号ZMS2反相后的信号，第二输入节点接收反相电路180的输出信号。
延迟级182延迟NAND电路181的输出信号并输出。开关电路183接收从延迟级182输出的信号。开关电路184接收对应的预充电开始信号KZPRE(0)。在测试模式(例如，测试模式信号ZMS2为L电平的激活状态)中，由开关电路183把延迟后的信号作为预充电开始信号ZPRE(0)输出。另一方面，在正常模式(测试模式以外)的情况下，由开关电路184把预充电开始信号KZPRE(0)照原样作预充电开始信号ZPRE(0)输出。
对于开关电路183和184，例如能够用传输门构成。
下面，用作为定时图的图21A～图21C说明测试模式中预充电信号产生电路130.1的动作。
图21(A)表示外部时钟信号CLK；图21(B)表示预充电开始信号KZPRE；图21(C)表示最终的预充电开始信号ZPRE(0)。再有，测试模式信号ZMS2处于L电平的激活状态(测试模式)。
如图21A～图21C所示，如果在时刻t0输入预充电指令PRE，那么在时刻t1时，与指定的存储体(存储体B0)对应的预充电开始信号KZPRE(0)从H电平变化为L电平状态。由延迟级182延迟预充电开始信号KZPRE(0)。由此，在时刻t2，产生处于L电平激活状态的最终的预充电开始信号ZPRE(0)。
接收该信号后，通过从实际的预充电指令PRE的输入时刻延迟，开始存储体B0的非激活。
在接着的外部时钟信号CLK的输入定时中输入动作指令ACT时(时刻t3)，时刻t2与时刻t3的间隔变为tRP期间。
再有，用图22说明本发明实施例5的预充电信号产生电路130的其他具体结构的一例。
图22所示的预充电信号产生电路(以下称为预充电信号产生电路130.2)配有以往的预充电信号产生电路12及控制单元191.0、191.1、191.2和191.3。把控制单元191.0、191.1、191.2和191.3(以下，总称为控制单元191)分别与存储体B0、...、B3对应设置。
用有代表性的控制单元191.0来说明控制单元191的结构。控制单元191.0配有反相电路186、锁存电路187、延迟级188及开关电路189和190。
反相电路186输入中接收对应的预充电开始信号KZPRE(0)，并使之反相后输出。锁存电路187根据测试模式信号ZMS2和内部时钟信号CLK0锁存反相电路186的输出信号。
延迟级188延迟锁存电路187的输出信号S13并输出。开关电路189接收从延迟级188输出的信号。开关电路190接收预充电开始信号KZPRE(0)。在测试模式中(例如，测试模式信号ZMS1为L电平)，由开关电路189把从延迟级188输出的信号作为预充电开始信号ZPRE(0)输出。另一方面，在正常模式(测试模式以外)的情况下，由开关电路190把预充电开始信号KZPRE(0)本身作为最终的预充电开始信号ZPRE(0)输出。
下面，用作为定时图的图23A～图23D说明测试模式中预充电信号产生电路130.2的动作。
图23(A)表示外部时钟信号CLK；图23(B)表示预充电开始信号KZPRE(0)；图23(C)表示最终的预充电开始信号ZPRE(0)；图23(D)表示锁存电路187的输出信号S13。再有，测试模式信号ZMS2处于L电平的激活状态(测试模式)。
如图23A～图23D所示，如果在时刻t0输入预充电指令PRE，那么在时刻t1时，对应的预充电开始信号KZPRE(0)下降至L电平状态。在外部时钟信号CLK(或内部时钟信号CLK0)从H电平下降至L电平时(时刻t2)，锁存电路187锁存从反相电路186输出的信号并输出。并且，通过延迟级188延迟被锁存的信号。由此，实际上从输入预充电指令PRE的时刻延迟(时刻t3)，输出L电平的最终预充电开始信号ZPRE(0)。
在随后的外部时钟信号CLK(或内部时钟信号CLK0)的上升定时中输入预充电指令PRE时(时刻t4)，时刻t3与时刻t4的间隔变为tRP期间。
也就是说，同步型半导体存储器5000通过配置预充电信号产生电路130，能够调整预充电指令信息的传送，所以实际上使从输入预充电指令PRE的时刻，充分延迟存储体的非激活定时变为可能。
并且，由于把内部时钟信号的下降定时作为触发器开始延迟，所以与预充电信号产生电路130.1相比，预充电信号产生电路130.2能够使必要的延迟级量较少。
如上所述，在本发明实施例5的同步型半导体存储器中，实际上使从输入予充电指令ACT时刻延迟将存储体非激活变为可能，其结果，tRP期间比以往的tRP期间变短。因此，对于进行高速动作的存储器，也能够使用仅提供低速时钟信号的测试器进行测试。
[实施例6]
本发明实施例6的同步型半导体存储器，在测试模式中，能够任意控制存储体的激活、非激活的定时。
用图24说明本发明实施例6的同步型半导体存储器6000。
对于与以往的同步型半导体存储器9000相同的结构要素附以相同的符号，并省略其说明。
图24所示的同步型半导体存储器6000与以往的同步型半导体存储器9000的不同点在于，配有代替预充电信号产生电路12的预充电信号产生电路130，并配有代替动作信号产生电路13的动作信号产生电路120。
在同步型半导体存储器6000中，如在实施例4说明的，动作信号产生电路120能够调整对应的向存储体的激活指令信息的传送。此外，如在实施例5说明的，预充电信号产生电路130能够调整向存储体的预充电指令信息的传送。
其结果，在本发明实施例6的同步型半导体存储器6000中，由于实际上从输入动作指令ACT的时刻延迟，使激活存储体变为可能，和实际上从输入预充电指令PRE的时刻延迟，使非激活存储体变为可能，所以对于进行高速动作的存储器，也能够使用仅提供低速时钟信号的测试器进行测试。
[实施例7]
本发明实施例7的同步型半导体存储器，在测试模式中，根据附加外部时钟信号的其他外部信号，能够产生高频的内部时钟信号。
用图25说明本发明实施例7的同步型半导体存储器7000整体结构的一例。
对于与以往的同步型半导体存储器9000相同的结构要素附以相同的符号，并省略其说明。
图25所示的同步型半导体存储器7000与以往的同步型半导体存储器9000的不同点在于，配有代替内部时钟产生电路2的、输出以往内部时钟信号倍增频率的内部时钟信号CLKN的内部时钟产生电路150。
模式调节设定电路4响应外部信号，检测是否设定有特定的测试模式，输出测试模式信号ZMS。
内部时钟产生电路150响应测试模式信号ZMS，生成高于通常内部时钟信号(以下，为简单起见记为CLK1)频率的内部时钟信号CLKN并输出。
下面，用图26说明本发明实施例7的内部时钟产生电路150具体结构的一例。
图26的内部时钟产生电路150包括：内部时钟产生电路2.1和2.2；测试模式时钟产生电路152和开关电路154。内部时钟产生电路2.1和2.2有与以往的内部时钟产生电路2相同的结构，对于输入的时钟信号输出相位同步的时钟信号(即相位同步和频率同步)。
根据外部时钟信号CLK和作为外部控制信号之一的外部时钟启动信号CKE，测试模式时钟产生电路152与测试模式信号ZMS对应地输出时钟信号CLK3。内部时钟产生电路2.1取入时钟信号CLK，输出内部时钟信号CLK1。内部时钟产生电路2.2取入时钟信号CLK3，输出内部时钟信号CLK2。
开关电路154响应测试模式信号ZMS，把内部时钟信号CLK1或内部时钟信号CLK2中的任一个作为内部时钟信号CLKN输出。同步型半导体存储器7000根据该内部时钟信号CLKN进行动作。
下面，说明测试模式时钟产生电路152的具体结构。测试模式时钟产生电路152配有EXOR电路200、单触发脉冲产生电路202和204、反相电路206及逻辑门208。
EXOR电路200获得外部时钟信号CLK与外部时钟启动信号CKE的同逻辑和。单触发脉冲产生电路202在EXOR电路200的输出信号S4的上升定时中产生L电平的单触发脉冲。此外，单触发脉冲产生电路204在向EXOR电路200的输出信号S4的L电平的下降定时中产生H电平的单触发脉冲。
反相电路206使单触发脉冲产生电路204的输出反相并输出。逻辑门208在输入中接收单触发脉冲产生电路202的输出信号和反相电路206的输出信号，输出时钟信号CLK3。
下面，用作为定时图的图27A～图27D说明测试模式中内部时钟产生电路150的动作。
图27(A)表示外部时钟信号CLK；图27(B)表示外部时钟启动信号CKE；图27(C)表示EXOR电路200的输出信号S4；图27(D)表示内部时钟信号CLKN。再有，假设处于测试模式(例如，测试模式信号ZMS处于L电平的激活状态)。
外部时钟信号CLK在时刻ti×4(但是，i为0以上的整数)从L电平升至H电平，在时刻ti×4+2从H电平下降至L电平。与此对应，使外部时钟启动信号CKE在时刻ti×4+1(但是，i为0以上的整数)从L电平上升至H电平，在时刻ti×2从H电平下降至L电平。
EXOR电路200找出外部时钟信号CLK与外部时钟启动信号CKE的电平变化的定时差。因此人EXOR电路200输出的信号在ti×2时刻从L电平上升到H电平，在ti×2+1时刻从H电平下降到L电平。
由此，从单触发脉冲产生电路202和204分别在时刻ti×2、时刻ti×2+1产生脉冲，从接收该脉冲的内部时钟产生电路2.2输出外部时钟信号CLK的2倍频率的内部时钟信号CLK2。开关电路154把内部时钟信号CLK2作为内部时钟信号CLKN输出。再有，在这种情况下，使在内部输入外部时钟启动信号CKE的引线电压成为固定电位。
如上所述，同步型半导体存储器7000，对于外部时钟信号CLK的电平变化的定时，通过控制外部时钟启动信号CKE的电平变化定时，能够生成以往内部时钟信号的倍增频率的内部时钟信号CLKN，其结果，能够容易地缩短tRCD期间、tRP期间。
[实施例8]
本发明实施例8的同步型半导体存储器，在测试模式中，根据外部信号，能够更直接地调整存储体的激活。
用图28说明本发明实施例8的同步型半导体存储器8000整体结构的一例。
对于与以往的同步型半导体存储器9000相同的结构要素附以相同的符号，并省略其说明。
图28所示的同步型半导体存储器8000与以往的同步型半导体存储器9000的不同点在于，配有代替动作信号产生电路13的动作信号产生电路160。
模式调节设定电路4响应外部信号，检测是否设定有特定的测试模式，输出测试模式信号ZMS1。
动作信号产生电路160，在测试模式中，延迟与从外部输入的动作指令ACT对应的激活指令信息并输出。在测试模式以外(正常模式)的情况下，与以往一样，响应动作指令ACT，把激活指令信息传送给存储体。
下面，用图29说明本发明实施例8的动作信号产生电路160的具体结构的一例。
图29所示的动作信号产生电路160配有NAND电路22、动作指令电路24.0、24.1、24.2、24.3和动作指令输出电路210.0、210.1、210.2、210.3。
用实施例1预先说明了NAND电路22和动作指令锁存电路24。把动作指令输出电路210.0、210.1、210.2、210.3分别与存储体B0、B1、B2、B3对应设置(以下，总称为动作指令输出电路210)。
动作指令输出电路210响应测试模式信号ZMS1和特定的外部信号(具体地说，为外部控制信号DQM)，输出动作开始信号ZACT。
下面，用动作指令输出电路210.0，说明动作指令输出电路210的结构。
动作指令输出电路210.0配有NAND电路161、162和163及反相电路164、165、166和167。
反相电路166从图28所示的初级输入16接收信号BDQM，并使其反相后输出。
反相电路167在输入中接收反相电路166的输出信号，并把其反相后输出。NAND电路163的第一输入节点，通过反相电路165接收使测试模式信号ZMS1反相后的信号，第二输入节点接收反相电路167的输出信号。
NAND电路161的第一输入节点接收用对应的动作指令锁存电路24保持的信号ACTF(0)，第二输入节点接收测试模式信号ZMS1。NAND电路162的第一输入节点接收NAND电路161的输出信号，第二输入节点接收NAND电路163的输出信号。反相电路164接收NAND电路162的输出信号。由各个反相电路164输出对应的动作开始信号ZACT。
下面，用作为定时图的图30A～图30D说明测试模式中动作信号产生电路160的动作。
图30(A)表示外部控制信号/RAS；图30(B)表示外部控制信号/CAS；图30(C)表示外部控制信号DQM；图30(D)表示动作开始信号ZACT(0)。再有，测试模式信号ZMS1处于L电平的激活状态(测试模式)。
如图30所示，在输入动作指令ACT的时刻(时刻t0)，由于外部控制信号DQM为L电平，所以不输出动作开始信号ZACT。
接着，通过来自外部的控制(把外部控制信号DQM设定为从L电平到H电平)，把信号BDQM设定为H电平。由此，在时刻t1，动作开始信号ZACT(0)变为L电平的激活状态。
其结果，从实际的动作指令ACT的输入时刻延迟，开始存储体B0的激活。
在随后的外部时钟信号的输入定时中输入读出或写入指令(READ/WRITE)的情况下(时刻t2)，时刻t1与时刻t2的间隔变为tRCD期间。在这种情况下，在内部把与外部控制信号DQM对应的内部控制信号固定在L电平，不需要读出(写入)屏蔽。
另一方面，在正常模式情况下，根据从外部输入的动作指令ACT的输入定时，输出与各个存储体对应的存储体开始信号ZACT。
如上所述，在本发明实施例8的同步型半导体存储器中，更直接地从输入动作指令ACT的时刻延迟，使激活存储体变为可能，其结果，使tRCD期间短于以往的tRCD期间。因此，对于进行高速动作的存储器，也能够使用仅提供低速时钟信号的测试器进行测试。
再有，在以上说明中，说明了传送激活指令信息的定时的调整，但也适用于传送预充电指令信息的定时的调整。
此外，使用外部控制信号DQM，可调整向动作开始信号的对应的行控制电路的传送，但并不限于此，采用其他的外部信号也能够达到同样的目的。
本发明的同步型半导体存储器将外部信号本身作为激活指令信息、非激活指令信息。其结果，在测试模式中，能通过来自外部的控制，直接调整字线的激活、非激活定时，在正常模式中能以通常的定时进行动作。
本发明的同步型半导体存储器，由于能在内部时钟信号的下降时刻开始激活指令信息、非激活指令信息的延迟，所以能减少延迟级数。

Claims (15)

1.一种同步型半导体存储器，其特征在于配有：
多个存储体，分别包括有按行列配置的多个存储单元的存储单元阵列和分别与所述存储单元阵列的行对应设置的多条字线；
内部时钟产生装置，输出与外部时钟信号同步的内部时钟信号；
测试模式检测装置，响应从外部输入的测试模式指定信号，检测指定特定的测试模式，输出作为检测结果的测试模式信号；和
激活控制装置，检测与所述内部时钟信号同步输入的使所述字线激活的激活指令，输出使所述字线激活的激活开始信号；
所述多个存储体分别包括字线激活装置，用于接收所述激活开始信号，使该存储体中的所述多条字线激活；
所述激活控制装置，响应所述测试模式信号，从所述激活指令的输入定时延迟，把所述激活开始信号输出给对应的所述存储体的所述线激活装置。
2.如权利要求1所述的同步型半导体存储器，其特征在于，所述激活控制装置包括：
锁存装置，生成并锁存与所述激活指令对应的所述激活开始信号；
控制装置，响应所述测试模式信号，根据从外部输入的外部信号电平变化的定时，输出启动信号；和
输出装置，响应所述启动信号，根据所述锁存装置的输出，输出与所述存储体对应的所述激活开始信号。
3.如权利要求1所述的同步型半导体存储器，其特征在于，所述激活控制装置包括：
第一输出装置，生成并输出与所述激活指令对应的所述激活开始信号；
第二输出装置，响应所述测试模式信号，延迟并输出所述第一输出装置输出的所述激活开始信号；和
控制装置，响应所述测试模式信号，把所述第一输出装置的输出或第二输出装置的输出中的任一个作为所述激活开始信号输出。
4.如权利要求1所述的同步型半导体存储器，其特征在于，所述激活控制装置包括：
输出装置，响应所述测试模式信号，把从外部输入的外部信号作为与所述激活指令对应的所述激活开始信号输出。
5.如权利要求3所述的同步型半导体存储器，其特征在于，所述第二输出装置包括：
锁存装置，响应所述测试模式信号，在决定所述激活指令的取入定时的所述内部时钟信号的下降定时中，锁存并输出所述第一输出装置的输出；和
延迟装置，延迟所述锁存装置的输出。
6.一种同步型半导体存储器，配有：
多个存储体，分别包括具有以行列配置的多个存储单元的存储单元阵列和与所述存储单元阵列的行对应设置的多条字线；
内部时钟产生装置，输出与外部时钟信号同步的内部时钟信号；
测试模式检测装置，响应从外部输入的测试模式指定信号，检测指定特定的测试模式，输出作为检测结果的测试模式信号；和
非激活控制装置，检测使与所述内部时钟信号同步输入的所述字线非激活的非激活指令，输出使所述字线非激活的非激活开始信号；
所述多个存储体分别包括字线非激活装置，用于接收所述非激活开始信号，使该存储体中的所述多条字线非激活；
所述非激活控制装置，响应所述测试模式信号，通过延迟所述非激活指令的输入定时，把所述非激活开始信号输出给对应的所述存储体的所述字线非激活装置。
7.如权利要求6所述的同步型半导体存储器，其特征在于，所述非激活控制装置包括：
锁存装置，生成并锁存与所述非激活指令对应的所述非激活开始信号；
控制装置，响应所述测试模式信号，根据从外部输入的外部信号电平变化的定时，输出启动信号；和
输出装置，响应所述启动信号，根据所述锁存装置的输出，输出与所述存储体对应的所述非激活开始信号。
8.如权利要求6所述的同步型半导体存储器，其特征在于，所述非激活控制装置包括：
第一输出装置，生成并输出与所述非激活指令对应的所述非激活开始信号；
第二输出装置，响应所述测试模式信号，延迟并输出所述第一输出装置输出的所述非激活开始信号；和
控制装置，响应所述测试模式信号，把所述第一输出装置的输出或第二输出装置的输出中的任一个作为所述非激活开始信号输出。
9.如权利要求6所述的同步型半导体存储器，其特征在于，所述非激活控制装置包括：
输出装置，响应所述测试模式信号，把从外部输入的外部信号作为与所述非激活指令对应的所述非激活开始信号输出。
10.如权利要求8所述的同步型半导体存储器，其特征在于，所述第二输出装置包括：
锁存装置，响应所述测试模式信号，在决定所述非激活指令的取入定时的所述内部时钟信号的下降定时中，锁存并输出所述第一输出装置的输出；和
延迟装置，延迟所述锁存装置的输出。
11.一种同步型半导体存储器，其特征在于，配有：
多个存储体，分别包括具有以行列配置的多个存储单元的存储单元阵列和与所述存储单元阵列的行对应设置的多条字线；
内部时钟产生装置，输出与外部时钟信号同步的内部时钟信号；
测试模式检测装置，响应从外部输入的测试模式指定信号，检测指定特定的测试模式，输出作为检测结果的测试模式信号；
激活控制装置，检测与所述内部时钟信号同步输入的使所述字线激活的激活指令，输出使所述字线非激活的非激活开始信号；和
非激活控制装置，检测与所述内部时钟信号同步输入的使所述字线非激活的非激活指令，输出使所述字线非激活的非激活开始信号；
所述多个存储体分别包括字线激活/非激活装置，用于接收所述激活开始信号或所述非激活开始信号，使该存储体中的所述多条字线激活或非激活；
所述激活控制装置，响应所述测试模式信号，延迟所述激活指令的输入定时，把所述激活开始信号输出给对应的所述存储体的所述线激活/非激活装置；
所述非激活控制装置，响应所述测试模式信号，延迟所述非激活指令的输入定时，把所述非激活开始信号输出给对应的所述存储体的所述线激活/非激活装置。
12.如权利要求11所述的同步型半导体存储器，其特征在于，所述激活控制装置包括：
第一锁存装置，生成并锁存与所述激活指令对应的所述激活开始信号；
第一控制装置，响应所述测试模式信号，根据从外部输入的第一外部信号电平变化的定时，输出第一启动信号；和
第一输出装置，响应所述第一启动信号，根据所述第一锁存装置的输出，输出与所述存储体对应的所述激活开始信号；
所述非激活控制装置包括：
第二锁存装置，生成并锁存与所述非激活指令对应的所述非激活开始信号；
第二控制装置，响应所述测试模式信号，根据从外部输入的第二外部信号电平变化的定时，输出第二启动信号；和
第二输出装置，响应所述第二启动信号，根据所述第二锁存装置的输出，输出与所述存储体对应的所述非激活开始信号。
13.如权利要求11所述的同步型半导体存储器，其特征在于，所述激活控制装置包括：
第一输出装置，生成并输出与所述激活指令对应的所述激活开始信号；
第二输出装置，响应所述测试模式信号，延迟并输出所述第一输出装置输出的所述激活开始信号；和
第一控制装置，响应所述测试模式信号，把所述第一输出装置的输出或第二输出装置的输出中任一个作为所述激活开始信号输出；
所述非激活控制装置包括：
第三输出装置，生成并输出与所述非激活指令对应的所述非激活开始信号；
第四输出装置，响应所述测试模式信号，延迟并输出所述第三输出装置输出的所述非激活开始信号；和
第二控制装置，响应所述测试模式信号，把所述第三输出装置的输出或第四输出装置的输出中的任一个作为所述非激活开始信号输出。
14.如权利要求11所述的同步型半导体存储器，其特征在于，所述激活控制装置包括：
第一输出装置，响应所述测试模式信号，把从外部输入的第一外部信号作为与所述激活指令对应的所述激活开始信号输出；
所述非激活控制装置包括：
第二输出装置，响应所述测试模式信号，把从外部输入的第二外部信号作为与所述非激活指令对应的所述非激活开始信号输出。
15.如权利要求13所述的同步型半导体存储器，其特征在于，所述第二输出装置包括：
第一锁存装置，响应所述测试模式信号，在决定所述激活指令取入定时的所述内部时钟信号的下降定时中，锁存并输出所述第一输出装置的输出；和
第一延迟装置，延迟所述第一锁存装置的输出；
所述第四输出装置包括：
第二锁存装置，响应所述测试模式信号，在决定所述激活指令取入定时的所述内部时钟信号的下降定时中，锁存并输出所述第三输出装置的输出；和
第二延迟装置，延迟所述第二锁存装置的输出。
CN98116008A 1997-11-13 1998-07-13 有控制字线激活/非激活定时电路的同步型半导体存储器 Expired - Fee Related CN1119816C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP312355/97 1997-11-13
JP312355/1997 1997-11-13
JP9312355A JPH11144497A (ja) 1997-11-13 1997-11-13 同期型半導体記憶装置

Publications (2)

Publication Number Publication Date
CN1217546A CN1217546A (zh) 1999-05-26
CN1119816C true CN1119816C (zh) 2003-08-27

Family

ID=18028256

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98116008A Expired - Fee Related CN1119816C (zh) 1997-11-13 1998-07-13 有控制字线激活/非激活定时电路的同步型半导体存储器

Country Status (4)

Country Link
US (1) US5973990A (zh)
JP (1) JPH11144497A (zh)
CN (1) CN1119816C (zh)
TW (1) TW409256B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4712183B2 (ja) * 2000-11-30 2011-06-29 富士通セミコンダクター株式会社 同期型半導体装置、及び試験システム
JP2004046927A (ja) 2002-07-09 2004-02-12 Elpida Memory Inc 半導体記憶装置
JP2004063023A (ja) * 2002-07-30 2004-02-26 Renesas Technology Corp 半導体記憶装置
JP3949081B2 (ja) * 2003-06-09 2007-07-25 株式会社東芝 サンプリング周波数変換装置
US7321991B2 (en) * 2004-01-10 2008-01-22 Hynix Semiconductor Inc. Semiconductor memory device having advanced test mode
JP2006331511A (ja) * 2005-05-25 2006-12-07 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその検査手法
KR100695512B1 (ko) * 2005-06-30 2007-03-15 주식회사 하이닉스반도체 반도체 메모리 장치
JP4957719B2 (ja) * 2006-02-28 2012-06-20 富士通株式会社 Ｒａｍマクロ、そのタイミング生成回路
KR100894487B1 (ko) 2007-06-08 2009-04-22 주식회사 하이닉스반도체 워드라인 구동회로, 이를 포함하는 반도체 메모리장치 및그 테스트방법
KR100885485B1 (ko) * 2007-09-03 2009-02-24 주식회사 하이닉스반도체 반도체 메모리장치
JP2010027155A (ja) * 2008-07-22 2010-02-04 Sanyo Electric Co Ltd 半導体記憶装置
KR101188261B1 (ko) * 2010-07-30 2012-10-05 에스케이하이닉스 주식회사 멀티 비트 테스트 회로
KR101198139B1 (ko) * 2010-11-23 2012-11-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 프리차지 신호 발생 회로
JP2012203970A (ja) 2011-03-28 2012-10-22 Elpida Memory Inc 半導体装置及び半導体装置の制御方法
US9674086B2 (en) * 2013-11-05 2017-06-06 Cisco Technology, Inc. Work conserving schedular based on ranking
KR102471500B1 (ko) * 2018-03-12 2022-11-28 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 테스트 시스템
CN109164374B (zh) * 2018-09-28 2024-03-29 长鑫存储技术有限公司 芯片与芯片测试***

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960016807B1 (ko) * 1994-06-30 1996-12-21 삼성전자 주식회사 반도체 메모리 장치의 리던던시 회로
JP2629645B2 (ja) * 1995-04-20 1997-07-09 日本電気株式会社 半導体記憶装置
US5621690A (en) * 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
KR100392687B1 (ko) * 1995-10-31 2003-11-28 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치
KR0172423B1 (ko) * 1995-11-16 1999-03-30 김광호 고주파수 동작을 하는 반도체 메모리 장치의 테스트회로 및 테스트 방법
KR0170271B1 (ko) * 1995-12-30 1999-03-30 김광호 리던던트셀 테스트 제어회로를 구비하는 반도체 메모리장치
JP3223817B2 (ja) * 1996-11-08 2001-10-29 日本電気株式会社 半導体メモリ装置及びその駆動方法

Also Published As

Publication number Publication date
TW409256B (en) 2000-10-21
US5973990A (en) 1999-10-26
CN1217546A (zh) 1999-05-26
JPH11144497A (ja) 1999-05-28

Similar Documents

Publication Publication Date Title
CN1119816C (zh) 有控制字线激活/非激活定时电路的同步型半导体存储器
CN1232986C (zh) 内部电压电平控制电路和半导体存储装置以及其控制方法
CN1286117C (zh) 半导体存储装置
CN1144228C (zh) 半导体集成电路器件
CN1262066C (zh) 定时电路以及内设该定时电路的半导体存储装置
CN1303613C (zh) 减少了数据保持模式时的消耗电流的半导体存储器
CN1200353C (zh) 存储器件及其内部控制方法
CN1707693A (zh) 能够调节数据输出驱动器的阻抗的半导体存储器件
CN1414564A (zh) 可实现高密度化或高性能化的半导体存储器
CN1677570A (zh) 写入多值数据的非易失性半导体存储装置
CN1461009A (zh) 半导体装置
CN1192391C (zh) 半导体集成电路器件
CN1492445A (zh) 在内部产生内部数据读出时序的半导体存储器件
CN1873826A (zh) 伪静态随机存取存储器及操作控制方法
CN1212430A (zh) 半导体集成电路器件
CN1474410A (zh) 可稳定工作的半导体存储器
CN1975931A (zh) 非易失性半导体存储器件
CN1144229C (zh) 半导体集成电路器件
CN1263042C (zh) 读取电路、参考电路和半导体存储装置
CN1723447A (zh) 存储器控制装置
CN1905057A (zh) 存储器
CN1099677C (zh) 半导体集成电路器件
CN1215480C (zh) 半导体存储部件及其控制方法
CN1905075A (zh) 半导体存储器件
CN1480948A (zh) 可削减输入输出端子的半导体存储器

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030827