CN111933534B - 半导体封装方法及半导体封装结构 - Google Patents
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Abstract
本申请提供一种半导体封装方法及半导体封装结构。该半导体封装方法包括：在第一待封装芯片的正面形成介电层；将正面形成介电层的第一待封装芯片、以及已经进行了封装的第二待封装芯片贴装于载板上；在载板之上对第一待封装芯片和第二待封装芯片进行封装，形成包封层。该半导体封装结构包括：设有内凹的多个腔体的包封层；分别设于不同腔体中的第一芯片和已封装的第二芯片；形成于第一芯片的正面的介电层；形成于第一芯片和第二芯片的正面的再布线结构。本申请的半导体封装方法，简化了工艺流程，节约了封装成本；本申请的半导体封装结构，通过在第一芯片设置介电层，实现了减薄半导体封装结构的整体厚度的有益效果。
Description
技术领域
本申请涉及一种半导体技术领域，尤其涉及一种半导体封装方法及半导体封装结构。
背景技术
目前，在封装过程中，常常将具有不同功能的裸片封装在一个封装结构中，以形成特定作用，被称为MCM(英文全称：multi-chip module，中文名称：多芯片模块封装结构)。MCM具有体积小，可靠性高，高性能和多功能化等优势。
在封装制作MCM过程中，有时需要将裸片和已经经过一次封装的芯片封装在同一个MCM中。
现有技术中，常常将裸片和芯片按照设计排布在载板上，进行模压塑封，塑封形成的塑封结构完成脱板后，在塑封结构的表面，即裸片的活性面暴露的表面施加一层介电层，用于将导电迹线和芯片以及裸片的电连接点隔离开来，之后在介电层表面形成开口，然后在介电层表面形成导电迹线，该导电迹线使各个芯片和裸片之间形成电连接。
然而，在整个塑封结构上施加介电层，首先制作工艺较复杂，并且在整个塑封结构上施加介电层会使树脂原料用料较大，使制作成本提高。
发明内容
本申请的一个方面提供一种半导体封装方法，其包括：
在第一待封装芯片的正面形成介电层；
将正面形成所述介电层的所述第一待封装芯片、以及已经进行了封装的第二待封装芯片贴装于载板上，所述第一待封装芯片和所述第二待封装芯片的背面均朝上，正面均朝向所述载板；
在所述载板之上对所述第一待封装芯片和所述第二待封装芯片进行封装，形成包封层。
可选的，在形成所述包封层之后，所述半导体封装方法包括：
剥离所述载板，露出所述第一待封装芯片和所述第二待封装芯片的正面。
可选的，在露出所述第一待封装芯片和所述第二待封装芯片的正面之后，所述半导体封装方法包括：
在所述介电层上形成介电层开口，所述介电层开口位于所述第一待封装芯片的焊垫处；
在所述第一待封装芯片和所述第二待封装芯片的正面形成再布线结构，所述再布线结构通过所述介电层开口与所述第一待封装芯片上的焊垫电连接。
可选的，在形成介电层之后，将正面形成有所述介电层的所述第一待封装芯片贴装于载板上之前，所述半导体封装方法包括在所述介电层上与所述第一待封装芯片的焊垫相对应的位置处形成介电层开口；及，
在所述介电层上与所述第一待封装芯片的焊垫相对应的位置处形成介电层开口之后，所述半导体封装方法包括在所述介电层开口内填充导电介质，使得所述导电介质与所述第一待封装芯片的正面的焊垫电连接。
可选的，在形成所述包封层之后，所述半导体封装方法包括：
剥离所述载板，露出所述第一待封装芯片和所述第二待封装芯片的正面；
在所述第一待封装芯片和所述第二待封装芯片的正面形成再布线结构，所述再布线结构通过所述介电层开口与所述第一待封装芯片上的焊垫电连接。
可选的，在所述形成包封层之后，剥离所述载板之前，所述半导体封装方法包括在所述包封层的第一表面贴装支撑层；及，
在所述第一待封装芯片和所述第二待封装芯片的正面形成再布线结构之后，所述半导体封装方法包括剥离所述支撑层。
本申请的另一个方面提供一种半导体封装结构，其包括：
包封层，设有内凹的多个腔体；
第一芯片，设于多个所述腔体中的一部分所述腔体内，且所述第一芯片的背面朝向所述腔体的底部；
已封装的第二芯片，设于多个所述腔体中的另一部分所述腔体内，且所述第二芯片的背面朝向所述腔体的底部；
介电层，形成于所述第一芯片的正面，且所述介电层上形成有介电层开口，所述介电层开口位于所述第一芯片正面的焊垫对应位置处；
再布线结构，形成于所述第一芯片和所述第二芯片的正面，用于将所述第一芯片和所述第二芯片的正面的焊垫引出。
可选的，所述介电层位于所述腔体内，且所述介电层的投影位于所述第一芯片的外周缘之内。
可选的，已封装的所述第二芯片包括：
塑封层，设有内凹的容置腔；
芯片，位于所述容置腔内；
保护层，形成于所述芯片的正面，且所述保护层上形成有保护层开口，所述保护层开口位于所述芯片正面的焊垫对应位置处。
可选的，已封装的所述第二芯片的芯片距离所述再布线结构的间距小于或等于所述第一芯片距离所述再布线结构的间距。
本申请实施例提供的上述半导体封装方法，通过将正面形成介电层的第一待封装芯片、以及已经进行了封装的第二待封装芯片贴装于载板上，之后对第一待封装芯片和第二待封装芯片进行封装，由于介电层的存在，使得第一待封装芯片在封装之前，第一待封装芯片的表面已经具有一层介电层，所以在封装结束后，无需再在整个封装结构上形成一层介电层，简化了工艺流程，节约了封装成本。本申请实施例提供的上述半导体封装结构，通过在第一芯片设置介电层，实现了减薄半导体封装结构的整体厚度的有益效果。
附图说明
图1是根据本申请一实例性实施例提出的半导体封装方法的流程图。
图2(a)-图2(j)是根据本申请一示例性实施例中半导体封装方法的工艺流程图。
图3是根据本申请一示例性实施例提出的第二待封装芯片的结构示意图。
图4是根据本申请一示例性实施例提出的载板正面结构示意图。
图5是根据本公开一示例性实施例提供的在晶圆表面设置介电层及切分晶圆的示意图。
图6是根据本申请一示例性实施例提供的利用上述半导体封装方法得到的半导体封装结构的结构示意图。
图7是图6中B部分的局部放大图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”表示两个或两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“上”和/或“下”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
根据本申请的各个实施例，提供了一种半导体封装方法。在封装过程中，在第一待封装芯片的正面形成介电层；将正面形成所述介电层的所述第一待封装芯片、以及已经进行了封装的第二待封装芯片贴装于载板上，所述第一待封装芯片和所述第二待封装芯片的背面均朝上，正面均朝向所述载板；在所述载板之上对所述第一待封装芯片和所述第二待封装芯片进行封装，形成包封层。本申请的半导体封装方法，简化了工艺流程，节约了封装成本。本申请的上述实施方式，通过将正面形成介电层的第一待封装芯片、以及已经进行了封装的第二待封装芯片贴装于载板上，之后对第一待封装芯片和第二待封装芯片进行封装，由于介电层的存在，使得第一待封装芯片在封装之前，第一待封装芯片的表面已经具有一层介电层，所以在封装结束后，无需再在整个封装结构上形成一层介电层，简化了工艺流程，节约了封装成本。本申请的半导体封装方法应用于MCM，具有显著的优势。
如图1、图2(a)-图2(j)、图3、图4、图5、图6和图7所示，本申请提供一种半导体封装方法及半导体封装结构。
图1是根据本申请一实例性实施例提出的半导体封装方法的流程图。如图1所示，半导体封装方法包括下述步骤：
步骤101：在第一待封装芯片的正面形成介电层；
步骤102：将正面形成所述介电层的所述第一待封装芯片、以及已经进行了封装的第二待封装芯片贴装于载板上，所述第一待封装芯片和所述第二待封装芯片的背面均朝上，正面均朝向所述载板；
步骤103：在所述载板之上对所述第一待封装芯片和所述第二待封装芯片进行封装，形成包封层。
在本实施例中，在步骤101中，即在将第一待封装芯片贴装于载板之前，可以在第一待封装芯片的正面形成介电层。所述介电层可以在将半导体晶圆切割成多个第一待封装芯片之前形成在半导体晶圆的正面上，之后再对半导体晶圆进行切割，得到正面形成有介电层的第一待封装芯片。当然可以理解的是，在工艺允许的情况下，还可以将半导体晶圆切割成第一待封装芯片后，在每个第一待封装芯片正面形成介电层，具体根据实际的情况选择。
如图2(a)所示，在半导体晶圆100正面即对应第一待封装芯片201正面的表面形成一介电层202，之后再将形成有介电层202的所述半导体晶圆100沿着切割道进行切割，得到多个形成有介电层202的第一待封装芯片201。
介电层202采用绝缘材料，如聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)以及PBO(Polybenzoxazole)等。可选地，介电层的材料选择绝缘，且能够适应化学清洗、研磨等的材料。介电层可以通过层压(Lamination)、涂覆(Coating)、印刷(Printing)等方式形成在半导体晶圆上。
在步骤102中，第一待封装芯片201、以及已经进行了封装的第二待封装芯片300通过粘接层203贴装于载板200。如图2(b)所示，在载板200上设置有粘接层203，用以粘结第一待封装芯片和第二待封装芯片。且粘接层203可采用易剥离的材料，以便在后续工序中，将载板200和背面封装好的第一待封装芯片和第二待封装芯片剥离开来，例如可采用通过加热能够使其失去粘性的热分离材料。
在其他实施例中，粘接层203可采用两层结构，热分离材料层和芯片附着层，热分离材料层粘贴在载板200上，在加热时会失去黏性，进而能够从载板200上剥离下来，而芯片附着层采用具有粘性的材料层，可以用于粘贴第一待封装芯片和第二待封装芯片。而第一待封装芯片和第二待封装芯片从载板200剥离开来后，可以通过化学清洗方式去除其上的芯片附着层。在一实施例中，可通过层压、印刷等方式，在载板200上形成粘接层203。
如图2(c)所示，正面形成有介电层202的第一待封装芯片201(图中示出了多个第一待封装芯片)和已经进行了封装的第二待封装芯片300贴装于载板200上。
本实施例中的已经进行了封装的第二待封装芯片300的具体结构如图3所示，已经进行了封装的第二待封装芯片300包括：塑封层310、芯片320和保护层330。其中，塑封层310设有内凹的容置腔。芯片320位于所述容置腔内。保护层330形成于芯片320的正面，且保护层330上形成有保护层开口，所述保护层开口位于芯片320正面的焊垫对应位置处。在所述保护层开口中填充有导电介质340，导电介质340与芯片320的正面的焊垫电连接。
在一实施例中，如图4所示，载板200上预先设置有第一待封装芯片201和第二待封装芯片300的粘贴位置，在形成粘接层之后，将第一待封装芯片201和第二待封装芯片300的正面朝向载板200而粘贴在载板200的预定位置A处。在一实施例中，形成粘接层之前，可采用激光、机械刻图、光刻等方式在载板200上预先标识出第一待封装芯片和第二待封装芯片的粘贴位置，而同时第一待封装芯片和第二待封装芯片上也设置有对位标识，以在粘贴时与载板200上的粘贴位置瞄准对位。需要注意的是，介电层在某种光线下可以是透明的，以便能够看清设置在第一待封装芯片和第二待封装芯片上的对位标识，能够将第一待封装芯片和第二待封装芯片准确无误的粘贴在预定位置A处。可以理解的是，一次封装过程中，第一待封装芯片和第二待封装芯片均可以是多个，即在载板200上同时贴装多个第一待封装芯片和多个第二待封装芯片，进行封装，并在完成封装后，再切割成多个封装体；一个封装体可以包括一个或多个第一待封装芯片、以及一个或多个第二待封装芯片，而一个或多个第一待封装芯片、以及一个或多个第二待封装芯片的位置可以根据实际产品的需要进行自由设置。
在步骤103中，包封层204覆盖在载板200上，且形成在第一待封装芯片201的背面、第二待封装芯片300的背面、以及露出的粘接层203上。如图2(d)所示，包封层204用于将载板200、第一待封装芯片201和第二待封装芯片300完全包封住，以重新构造一平板结构，以便在将载板200剥离后，能够继续在重新构造的该平板结构上进行再布线和封装。
在一实施例中，包封层204可采用层压环氧树脂膜或ABF(Ajinomoto buildupfilm)的方式形成，也可以通过对环氧树脂化合物进行注塑成型(Injection molding)、压模成型(Compression molding)或转移成型(Transfer molding)的方式形成。
包封层204包括与载板200相对的第一表面2041，基本上呈平板状，且与载板200的表面平行。包封层204的厚度可以通过对第一表面2041进行研磨或抛光来减薄，在一可选实施例中，包封层204的厚度可减薄至第一待封装芯片201和第二待封装芯片300的背面。
在利用包封层204包封时，由于包封层在成型时需要高压成型，在此过程中包封材料容易渗透到载板200与第一待封装芯片201之间。通过本公开的实施例，在第一待封装芯片201外形成一层介电层202，介电层202能够防止包封材料渗透到第一待封装芯片201表面，而且即使包封材料有渗入，在与载板剥离之后，还可以通过化学方式或者研磨方式直接处理介电层202的表面，而不会直接接触到第一待封装芯片201的正面，进而无法破坏第一待封装芯片201正面的电路结构。
进一步，可选的，在步骤103之后，所示封装方法还包括在所述包封层远离所述载板的第一表面贴装支撑层205。
所述支撑层至少贴装在所述包封层的第一表面的至少部分区域。如图2(e)所示，在一实施例中，在包封层204的第一表面2041之上贴装支撑层205，且所示支撑层205覆盖在包封层204的第一表面2041的全部区域。
所述支撑层的材料强度大于所述包封层的材料强度，使得该支撑层能够有效提高并保证封装过程中封装结构的机械强度，有效抑制各结构变形带来的不利影响，从而提高产品封装的效果。在另一些实施例中，支撑层也可通过喷涂(Spraying)、印刷(Printing)、涂覆(Coating)等方式形成与包封层204的第一表面2041上。
进一步，在一实施例中，在贴装支撑层之后，所述封装方法还包括剥离所述载板，露出所述第一待封装芯片和所述第二待封装芯片的正面，即露出所述介电层和和所述第二待封装芯片的正面。
在一实施例中，如图2(f)所示，由于载板200与介电层202以及第二待封装芯片300之间具有粘接层203为热分离膜，可以通过加热的方式，使得粘接层203在遇热后降低黏性，进而剥离载板200。通过加热粘接层203剥离载板200的方式，能够将在剥离过程中对第一待封装芯片201和第二待封装芯片300的损害降至最低。在其他实施例中，也可直接机械的剥离载板200。
载板200剥离后，暴露出了朝向载板200的包封层204的下表面、介电层202和第二待封装芯片300的正面。剥离载板200后，得到了包括第一待封装芯片201、第二待封装芯片300、覆盖在第一待封装芯片201正面的介电层202、以及包封第一待封装芯片201和第二待封装芯片300背面的包封层204的平板结构。在形成的上述平板结构上，可以根据实际情况进行再布线等，使第一待封装芯片201和第二待封装芯片300与外界形成电连接。
本公开实施例中，在剥离了载板200之后，暴露出介电层202的表面，此时粘接层203中芯片附着层还存在于介电层202的表面，而通过化学方式去除时，介电层202还能够保护第一待封装芯片201的表面不受破坏。在完全去除粘接层后，如果之前渗入了包封材料时，还可以采用化学清洗或研磨的方式使得表面平整，有利于后面布线；而如果没有介电层，则无法通过化学方式或者研磨的方式处理第一待封装芯片表面，以免破坏第一待封装芯片正面的电路。
需要说明的是，对于不设置支撑层的实施例而言，在步骤S103之后，即可剥离所述载板，露出介电层和第二待封装芯片300的正面。具体剥离的方法可参加上述相关描述，此处不予以赘述。
接续，如图2(g)所示，在所述介电层上与待封装芯片201的焊垫相对应的位置处形成介电层开口2021，每个介电层开口2021至少对应位于第一待封装芯片201的焊垫或者从焊垫引出的线路上，使得第一待封装芯片201正面的焊垫或者从焊垫引出的线路从介电层开口2021暴露出来。如果介电层材料是激光反应性材料，可以采用激光图形化的方式一次形成一个介电层开口2021的方式开孔；如果介电层材料是光敏材料，则可以采用光刻图形化方式，一次形成多个介电层开口2021的开孔方式。介电层开口2021的形状可以是圆的，当然也可以是其他形状如椭圆形、方形、线形等。
进一步，在一些实施例中，在第一待封装芯片201的介电层202上和第二待封装芯片300的正面进行再布线，即形成再布线结构。第一待封装芯片201的正面和第二待封装芯片300的正面均具有芯片内部电路的焊垫，通过在第一待封装芯片201的正面和第二待封装芯片300的正面上进行再布线，可以将这些焊垫引出。如图2(h)所示，所述再布线结构包括：第一再布线层206，形成于第一待封装芯片201的介电层202、第二待封装芯片300的正面、以及露出的包封层204上，且通过介电层开口与第一待封装芯片201的焊垫电连接；以及正面第一包封层207，形成于第一再布线层206以及露出的介电层202和包封层204上，且具有第一开口，所述正面第一包封层207的第一开口内设置有与第一再布线层206电连接的第一导电凸柱208。第一导电凸柱208的形状优选为圆形，当然也可以是长方形、正方形等其他形状，且第一导电凸柱208与第一再布线层206电连接。
进一步，在一可选实施方式中，形成再布线结构时，如果需要表面是完整的同一材料的话，还是可以在介电层202上形成一层钝化层，具体可在钝化层形成与介电层开口对应的钝化层开口，以进行再布线。
在一实施例中，由于在介电层202上已经形成有介电层开口，在形成第一再布线层206时，至少可以直接看到介电层开口，因此形成第一再布线层206时能够更加准确的对位。
进一步，在形成再布线结构之后，所述封装方法还包括剥离所述支撑层205。如图2(i)所示。可直接机械的剥离支撑层205，也可通过其他方法进行剥离，本申请对此不做限定，可根据具体应用环境进行设置。
在一实施例中，在多个封装体(封装体包括第一待封装芯片201和第二待封装芯片300)一起封装的情况，完成再布线结构的封装后，通过激光或机械切割方式将整个封装结构切割成多个封装体，即多个半导体封装结构，如图2(j)所示，形成的半导体封装结构的结构图如图6所示。
进一步，在一实施例中，可在第一待封装芯片201和第二待封装芯片300的正面进行重复再布线，比如可以同样地方式在正面包封层外形成第二再布线层或更多个再布线层，以实现产品的多层再布线。
需要说明的是，在另一实施例中，如图5所示，在所述介电层上与多个所述第一待封装芯片的焊垫相对应的位置处形成介电层开口2021，可以是在将形成有介电层的所述晶圆切割成多个所述待封装芯片之前，而使得第一待封装芯片201正面的焊垫或者从焊垫引出的线路从介电层开口2021暴露出来。形成介电层开口2021的具体方案可参加上述相关描述，此处不予以赘述。
在所述介电层上与多个所述待封装芯片的焊垫相对应的位置处形成介电层开口2021之后，还包括：在介电层开口2021中填充导电介质400，使得导电介质400与第一待封装芯片201的焊垫电连接。导电介质400在介电层开口2021中形成竖直的连接结构，使得将第一待封装芯片201表面的焊垫延伸至介电层202的表面。
在另一实施例中，也可以不在介电层开口中填充导电介质，而使在形成有介电层的第一待封装芯片粘贴在所述载板的粘接层上之后，多个介电层开口仍呈中空状态。
图6是根据本申请一示例性实施例提供的利用上述半导体封装方法得到的半导体封装结构的结构示意图。如图6所示，半导体封装结构包括：
包封层204，设有内凹的多个腔体；
第一芯片201，设于多个所述腔体中的一部分所述腔体内，且第一芯片201的背面朝向所述腔体的底部；
已封装的第二芯片300，设于多个所述腔体中的另一部分所述腔体内，且第二芯片300的背面朝向所述腔体的底部；
介电层202，形成于第一芯片201的正面，且介电层202上形成有介电层开口，介电层开口位于第一芯片201正面的焊垫对应位置处；
再布线结构，形成于第一芯片201和第二芯片300的正面，用于将第一芯片201和第二芯片300的正面的焊垫引出。
这样，本实施例的半导体封装结构通过在第一芯片设置介电层，实现了减薄半导体封装结构的整体厚度的有益效果。
图7为图6中B部分的局部放大图。如图7所示，第二芯片包括：塑封层310、芯片320和保护层330。其中，塑封层310设有内凹的容置腔。芯片320位于所述容置腔内。保护层330形成于芯片320的正面，且保护层330上形成有保护层开口，所述保护层开口位于芯片320正面的焊垫对应位置处。在所述保护层开口中填充有导电介质340，导电介质340与芯片320的正面的焊垫电连接。
半导体封装结构中的介电层202位于所述腔体内，且介电层202的投影位于第一芯片201的外周缘之内。即，本实施例的介电层202仅形成于第一芯片201的正上方。相对于现有技术中介电层形成于整个面板，本实施例的半导体封装结构通过将介电层202仅形成于第一芯片201的正上方，而实现了减薄半导体封装结构的整体厚度。同时，由于避免了在第二芯片的正面形成介电层，从而减短了第二芯片的互联电路的长度，从而能够达到降低第二芯片的导通电阻、以及寄生电感的有益效果。
如图7所示，已封装的第二芯片300的芯片距离所述再布线结构的间距D2小于或等于第一芯片201距离所述再布线结构的间距D1。即如图6和图7所示，已封装的第二芯片300的芯片所在平面不高于第一芯片201所在平面。这是由于在第一芯片201形成有介电层202，从而使第一芯片201距离所述再布线结构的间距中包括介电层202的厚度，从而本实施例中的所述半导体封装结构实现了减薄自身结构的整体厚度的有益效果。
在一些实施例中，所述再布线结构包括：第一再布线层206，形成于所述介电层202、第二芯片300和露出的包封层204上，且通过介电层开口与第一芯片201的焊垫电连接；以及正面第一包封层207，形成于第一再布线层206以及露出的介电层202、第二芯片300和包封层204上，且具有第一开口，所述正面第一包封层207的第一开口内设置有与第一再布线层206电连接的第一导电凸柱208。
在另一实施例中，所述再布线结构包括更多个再布线层，以实现产品的多层再布线。
在本申请中，所述装置实施例与方法实施例在不冲突的情况下，可以互为补充。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。
Claims (8)
1.一种半导体封装方法，其特征在于，其包括：
在第一待封装芯片的正面形成介电层；
将正面形成所述介电层的所述第一待封装芯片、以及已经进行了封装的第二待封装芯片贴装于载板上，所述第一待封装芯片和所述第二待封装芯片的背面均朝上，正面均朝向所述载板；
在所述载板之上对所述第一待封装芯片和所述第二待封装芯片进行封装，形成包封层；其中，所述已经进行了封装的第二待封装芯片的芯片所在平面不高于所述第一待封装芯片所在平面；
在所述包封层的第一表面贴装支撑层；所述支撑层的材料强度大于所述包封层的材料强度；
在贴装所述支撑层之后，所述封装方法还包括剥离所述载板，露出所述第一待封装芯片和所述第二待封装芯片的正面，并在所述第一待封装芯片和所述第二待封装芯片的正面形成再布线结构；
在形成所述再布线结构之后，所述封装方法还包括剥离所述支撑层。
2.如权利要求1所述的半导体封装方法，其特征在于，在露出所述第一待封装芯片和所述第二待封装芯片的正面之后，所述半导体封装方法包括：
在所述介电层上形成介电层开口，所述介电层开口位于所述第一待封装芯片的焊垫处；
在所述第一待封装芯片和所述第二待封装芯片的正面形成再布线结构，所述再布线结构通过所述介电层开口与所述第一待封装芯片上的焊垫电连接。
3.如权利要求1所述的半导体封装方法，其特征在于，在形成介电层之后，将正面形成有所述介电层的所述第一待封装芯片贴装于载板上之前，所述半导体封装方法包括在所述介电层上与所述第一待封装芯片的焊垫相对应的位置处形成介电层开口；及，
在所述介电层上与所述第一待封装芯片的焊垫相对应的位置处形成介电层开口之后，所述半导体封装方法包括在所述介电层开口内填充导电介质，使得所述导电介质与所述第一待封装芯片的正面的焊垫电连接。
4.如权利要求3所述的半导体封装方法，其特征在于，所述再布线结构通过所述介电层开口与所述第一待封装芯片上的焊垫电连接。
5.一种半导体封装结构，采用如权利要求1至4中任一项所述的半导体封装方法制备，其特征在于，其包括：
包封层，设有内凹的多个腔体；
第一芯片，设于多个所述腔体中的一部分所述腔体内，且所述第一芯片的背面朝向所述腔体的底部；
已封装的第二芯片，设于多个所述腔体中的另一部分所述腔体内，且所述第二芯片的背面朝向所述腔体的底部；其中，所述已封装的第二芯片的芯片所在平面不高于所述第一芯片所在平面；
介电层，形成于所述第一芯片的正面，且所述介电层上形成有介电层开口，所述介电层开口位于所述第一芯片正面的焊垫对应位置处；
再布线结构，形成于所述第一芯片和所述第二芯片的正面，用于将所述第一芯片和所述第二芯片的正面的焊垫引出。
6.如权利要求5所述的半导体封装结构，其特征在于，所述介电层位于所述腔体内，且所述介电层的投影位于所述第一芯片的外周缘之内。
7.如权利要求5所述的半导体封装结构，其特征在于，已封装的所述第二芯片包括：
塑封层，设有内凹的容置腔；
芯片，位于所述容置腔内；
保护层，形成于所述芯片的正面，且所述保护层上形成有保护层开口，所述保护层开口位于所述芯片正面的焊垫对应位置处。
8.如权利要求5所述的半导体封装结构，其特征在于，已封装的所述第二芯片的芯片距离所述再布线结构的间距小于或等于所述第一芯片距离所述再布线结构的间距。
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