CN111913422A - 基于iserdes串接链的分相时钟tdc及测量方法 - Google Patents

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Abstract

本发明涉及时间测量领域，尤其涉及一种基于ISERDES串接链的分相时钟TDC及测量方法，通过技术手段串接多个FPGA内部的ISERDES核，实现对输入信号的多次测量，实现提高时间测量精度的目的，在K7 FPGA中对该TDC进行了性能测试，结果表明其时间测量精度好于40 ps RMS，死时间小于20 ns。

Description

基于ISERDES串接链的分相时钟TDC及测量方法
技术领域
本发明涉及时间测量领域，尤其涉及一种基于ISERDES串接链的分相时钟TDC及测量方法。
背景技术
在一些科学或商业仪器（如核医学成像设备）中，需要进行高精度的时间测量。目前高精度时间测量可以基于专用集成电路（Application Specific Integrated Circuit，ASIC）完成，其以精度高、稳定性强等优势得到广泛应用。然而，ASIC也有成本高、研发周期长等弊端。
近些年来，基于可编程逻辑门阵列（Field Programmable Gate Array ，FPGA）的时间数字转换器（Time-digital Converter，TDC）以其高集成度、低成本、配置灵活和高精度得到广泛重视。目前已经研发出了多种类型的FPGA-TDC，例如基于进位链结构和基于时钟分相原理的TDC等等。基于进位链结构的FPGA-TDC是利用FPGA内部进位链资源，通过输入待测信号在进位链各抽头上不同的电平状态来标记待测信号的到达时间，此类TDC具有精度高的优势，但是由于不同型号器件的延迟单元延迟值不同，造成其可移植性不强的缺陷。基于时钟分相原理的FPGA-TDC是利用具有不同相位的高频时钟去锁存待测信号，通过各个时钟不同的锁存状态来标记待测信号的到达时间，此类TDC具有结构简单和可移植性强的优势，但是其测量精度受时钟频率和相位的限制，只能到数百皮秒量级。
发明内容
为解决上述问题，本发明的目的在于提供一种基于ISERDES串接链的分相时钟TDC及测量方法。
为了实现上述目的，本发明的技术方案如下：
一种基于ISERDES串接链的分相时钟TDC，包括PLL、ISERDES串接链、细时间编码器、细时间计算逻辑、粗时间计算逻辑及数据缓存器；
所述PLL用于向ISERDES串接链和细时间编码器提供分相时钟，同时向细时间编码器、细时间计算逻辑及粗计数器提供***时钟；
所述ISERDES串接链内包括多级IDELAY核和多级ISERDES细时间采样单元，所述同一级的IDELAY核的输出端与ISERDES细时间采样单元的输入端连接，上一级ISERDES细时间采样单元的输出端与下一级IDELAY核的输入端连接，所述第一级IDELAY核的输入端用于接收待测信号，所述各级ISERDES细时间采样单元的输出端均向细时间编码器输送细时间采样信号；
所述细时间编码器用于将细时间采样信号转换为细计数值并发送给细时间计算逻辑；
所述细时间计算逻辑对细计数值进行计算得到多次测量后的细计数值并发送给数据缓存器；
所述粗计数器在***时钟下，获取粗时间信息并发送给数据缓存器；
所述数据缓存器是将得到的时间数据进行缓存处理，并和***其他逻辑通讯。
进一步的，所述PLL向ISERDES串接链内输入四路不同相位的分相时钟，其中两路由PLL直接产生，剩余两路通过反向产生，四路分相时钟分别为0°相位、90°相位、180°相位及270°相位，四路分相时钟输入ISERDES细时间采样单元内；
所述ISERDES细时间采样单元内包括有D触发器阵列，用于在不同的分相时钟域下对待测信号进行采样，得到细时间采样信号。
进一步的，所述细时间编码器包括编码器和多个与ISERDES细时间采样单元一一对应的编码单元；
所述编码单元包括D触发器阵列，用于在0°相位下缓存细时间采样信号，并在***时钟域下得到温度计码；
所述编码器根据温度计码得到细计数值。
进一步的，所述一个ISERDES细时间采样单元的测量bin size 为625ps。
进一步的，所述ISERDES串接链中包含8个ISERDES细时间采样单元。
进一步的，所述粗时间计数器为40位，测量动态范围超过3小时。
一种基于ISERDES串接链的分相时钟TDC的测量方法，包括以下步骤：
S01. FPGA片外驱动时钟驱动FPGA内部PLL资源产生***时钟和多路不同相位的分相时钟；
S02. 向ISERDES串接链输入待测信号，IDELAY核将待测信号延迟，延迟后的信号进入ISERDES细时间采样单元，ISERDES细时间采样单元在oversample模式下，进行不同分相时钟域下的前沿时间采样；上一级ISERDES细时间采样单元一路将延迟信号发送给下一级的IDELAY核，另一路将细时间采样信号输出给编码单元；
S03. 编码单元的D触发器阵列在0°相位下缓存细时间采样信号，并在***时钟域下获取温度计码，编码器通过温度计码得到细计数值；
S04. 细时间计算逻辑在***时间域下，将各个编码单元的细计数值进行求和或取平均处理，然后得到多次测量后的细计数值；
S05. 粗时间计数器在***时间域下，得到粗时间信息；
S06. 结合粗时间信息和多次测量后的细计数值，在动态范围内完成时间测量。
本发明的优点在于：
1. 基于时钟分相原理，利用FPGA内部ISERDES核资源，实现基本时间测量功能，不需要开发者进行复杂的底层约束；
2. 实现串接多个ISERDES时间测量单元，完成多次时间测量，提高时间测量精度；
3. 在Xilinx公司的Kintex-7系列 FPGA中对该TDC进行了性能测试，测试结果表明其时间测量精度好于40 ps RMS，死时间小于20 ns。
附图说明
图1实施例中 FPGA-TDC的整体结构框图；
图2实施例中 ISERDES细时间采样单元结构示意图；
图3 实施例中编码单元结构示意图；
图4 实施例中单通道TDC码密度测量结果；
图5 实施例中双通道时间延迟分布图。
具体实施方式
以下结合实施例对本发明作进一步详细描述。
本实施例提出一种基于ISERDES串接链的分相时钟TDC装置，如图1所示，包括PLL、ISERDES串接链、细时间编码器、细时间计算逻辑、粗时间计算逻辑及数据缓存器。
PLL用于向ISERDES串接链和细时间编码器提供分相时钟，同时向细时间编码器、细时间计算逻辑及粗计数器提供***时钟。
ISERDES串接链内包括多级IDELAY核和多级ISERDES细时间采样单元，所述同一级的IDELAY核的输出端与ISERDES细时间采样单元的输入端连接，上一级ISERDES细时间采样单元的输出端与下一级IDELAY核的输入端连接，所述第一级IDELAY核的输入端用于接收待测信号，所述各级ISERDES细时间采样单元的输出端均向细时间编码器输送细时间采样信号。ISERDES细时间采样单元是利用FPGA内部的ISERDES核工作在Oversample模式下，对输入待测信号hit进行采样。
IDELAY核是利用FPGA内部IDELAY硬核资源，将输入信号延迟。延迟后的信号进入ISERDES核内进行前沿时间采样来自IDELAY核的输入待测信号hit接入ISERDES核的DDLY端口，FPGA内部锁相环PLL核产生的两个400 MHz时钟（***时钟相位差90°，记作CLK0和CLK90）分别接入两个时钟输入端口CLK和OCLK，并且各自反相后分别接入端口CLKB和OCLKB，得到四个相位差为90°的高频采样时钟，记作CLK0、CLK90、CLK180和CLK270。利用在ISERDES核内的D触发器对输入待测信号hit进行采样，D触发器不同的电平状态可以标记输入待测信号hit的前沿到达时间。其结构示意图如图2所示。一个细时间采样单元的测量binsize为625 ps，Bin size指的是最小测量单元，本实施例就是通过多个ISERDES细时间采样单元串接来减小等效bin size，起到提高时间测量精度的作用。
通过延迟，就可以完成多个ISERDES细时间采样单元对hit信号的多次测量，起到提高时间精度的作用。利用串接链的好处在于IDELAY和ISERDES核在FPGA内部分布比较集中，各个测量单元的延迟比较容易控制均匀。在本发明中，ISERDES串接链中包含8个ISERDES细时间采样单元，8个ISERDES细时间采样单元串接会将bin size减小8倍，此精度足以满足大部分实际应用。
细时间编码器由编码器和一系列编码单元组成，其结构示意图如图3所示。***时钟为100 MHz，而ISERDES细时间采样单元输出的四位时间码值时钟域为400 MHz，因此时间码值需要0°相位下进入D触发器组成的缓存器进行缓存，并在一个***时钟周期内得到16个温度计码（例如“0000_1111_1111_1111” ），温度计码的0->1跳变位置可以标记输入待测信号hit的前沿到达时间，通过编码器即可得到细计数值。
细时间计算逻辑是将各个编码单元的细计数值进行求和或取平均处理，然后得到多次测量后的细计数值。
粗时间计数器是利用***时钟驱动FPGA内部的前沿计数器，得到粗时间信息。结合粗时间和细时间，就可以在大动态范围内实现高精度的时间测量。本实施例中，粗时间计数器为40位，测量动态范围超过3小时。
数据缓存器是将得到的时间数据通过FPGA内部的先进先出（First-in-First-out，FIFO）资源进行缓存处理，以和***其他逻辑通讯。
上述TDC装置的时间测量方法包括以下步骤：
S01. FPGA片外驱动时钟驱动FPGA内部PLL资源产生***时钟和多路不同相位的分相时钟；
S02. 向ISERDES串接链输入待测信号，IDELAY核将待测信号延迟，延迟后的信号进入ISERDES细时间采样单元，ISERDES细时间采样单元在oversample模式下，进行不同分相时钟域下的前沿时间采样；上一级ISERDES细时间采样单元一路将延迟信号发送给下一级的IDELAY核，另一路将细时间采样信号输出给编码单元；
S03. 编码单元的D触发器阵列在0°相位下缓存细时间采样信号，并在***时钟域下获取温度计码，编码器通过温度计码得到细计数值；
S04. 细时间计算逻辑在***时间域下，将各个编码单元的细计数值进行求和或取平均处理，然后得到多次测量后的细计数值；
S05. 粗时间计数器在***时间域下，得到粗时间信息；
S06. 结合粗时间信息和多次测量后的细计数值，在动态范围内完成时间测量。
利用Xilinx的Kintex-7系列 FPGA对本发明所述的TDC装置进行了初步测试。首先通过任意波形发生器产生一系列待测脉冲信号，得到单通道的TDC细计数分布，如图4所示；然后利用线延迟法，对双通道TDC进行了测试。任意波形发生器输出待测脉冲信号，经过三通器后输入到两个TDC通道，通过统计两个通道的时间差分布即可以得到该TDC性能。测试结果如图5所示。测试结果表明，该TDC时间测量精度约35ps RMS，死时间为20 ns。
上述实施例仅用于解释说明本发明的构思，而非对本发明权利保护的限定，凡利用此构思对本发明进行非实质性的改动，均应落入本发明的保护范围。

Claims (7)

1.一种基于ISERDES串接链的分相时钟TDC，其特征在于：包括PLL、ISERDES串接链、细时间编码器、细时间计算逻辑、粗时间计算逻辑及数据缓存器；
所述PLL用于向ISERDES串接链和细时间编码器提供分相时钟，同时向细时间编码器、细时间计算逻辑及粗计数器提供***时钟；
所述ISERDES串接链内包括多级IDELAY核和多级ISERDES细时间采样单元，所述同一级的IDELAY核的输出端与ISERDES细时间采样单元的输入端连接，上一级ISERDES细时间采样单元的输出端与下一级IDELAY核的输入端连接，所述第一级IDELAY核的输入端用于接收待测信号，所述各级ISERDES细时间采样单元的输出端均向细时间编码器输送细时间采样信号；
所述细时间编码器用于将细时间采样信号转换为细计数值并发送给细时间计算逻辑；
所述细时间计算逻辑对细计数值进行计算得到多次测量后的细计数值并发送给数据缓存器；
所述粗计数器在***时钟下，获取粗时间信息并发送给数据缓存器；
所述数据缓存器是将得到的时间数据进行缓存处理，并和***其他逻辑通讯。
2.如权利要求1所述的一种基于ISERDES串接链的分相时钟TDC，其特征在于：所述PLL向ISERDES串接链内输入四路不同相位的分相时钟，其中两路由PLL直接产生，剩余两路通过反向产生，四路分相时钟分别为0°相位、90°相位、180°相位及270°相位，四路分相时钟输入ISERDES细时间采样单元内；
所述ISERDES细时间采样单元内包括有D触发器阵列，用于在不同的分相时钟域下对待测信号进行采样，得到细时间采样信号。
3.如权利要求1所述的一种基于ISERDES串接链的分相时钟TDC，其特征在于：所述细时间编码器包括编码器和多个与ISERDES细时间采样单元一一对应的编码单元；
所述编码单元包括D触发器阵列，用于在0°相位下缓存细时间采样信号，并在***时钟域下得到温度计码；
所述编码器根据温度计码得到细计数值。
4.如权利要求1所述的一种基于ISERDES串接链的分相时钟TDC，其特征在于：所述一个ISERDES细时间采样单元的测量bin size 为625ps。
5.如权利要求1所述的一种基于ISERDES串接链的分相时钟TDC，其特征在于：所述ISERDES串接链中包含8个ISERDES细时间采样单元。
6.如权利要求1所述的一种基于ISERDES串接链的分相时钟TDC，其特征在于：所述粗时间计数器为40位，测量动态范围超过3小时。
7.一种基于ISERDES串接链的分相时钟TDC的测量方法，其特征在于，包括以下步骤：
S01. FPGA片外驱动时钟驱动FPGA内部PLL资源产生***时钟和多路不同相位的分相时钟；
S02. 向ISERDES串接链输入待测信号，IDELAY核将待测信号延迟，延迟后的信号进入ISERDES细时间采样单元，ISERDES细时间采样单元在oversample模式下，进行不同分相时钟域下的前沿时间采样；上一级ISERDES细时间采样单元一路将延迟信号发送给下一级的IDELAY核，另一路将细时间采样信号输出给编码单元；
S03. 编码单元的D触发器阵列在0°相位下缓存细时间采样信号，并在***时钟域下获取温度计码，编码器通过温度计码得到细计数值；
S04. 细时间计算逻辑在***时间域下，将各个编码单元的细计数值进行求和或取平均处理，然后得到多次测量后的细计数值；
S05. 粗时间计数器在***时间域下，得到粗时间信息；
S06. 结合粗时间信息和多次测量后的细计数值，在动态范围内完成时间测量。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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