CN111856258B - 用于芯片的测试的方法、设备、存储介质和相应的芯片 - Google Patents

用于芯片的测试的方法、设备、存储介质和相应的芯片 Download PDF

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Abstract

本申请公开了用于芯片的测试的方法、设备、存储介质和相应的芯片，涉及芯片领域。该芯片包括运算模块。该方法包括：经由该芯片的第一管脚，接收指示该运算模块的测试类型的测试控制信号；基于该测试控制信号所指示的该测试类型，利用第一测试向量对该运算模块执行第一测试；或者利用第二测试向量对该运算模块执行第二测试，其中该第一测试是对该运算模块的存储器进行的测试，该第二测试是对该运算模块的功能逻辑进行的测试。本公开的实施例能够提供一种能够减小管脚数目并且有效控制测试成本的测试方案。

Description

用于芯片的测试的方法、设备、存储介质和相应的芯片
技术领域
本公开主要涉及芯片领域，并且更具体地，涉及用于芯片的测试的方法和相应的芯片。本公开还涉及一种用于芯片的测试的电子设备和计算机可读存储介质。
背景技术
在人工智能(AI)芯片领域，需要对芯片进行测试，从而判断芯片的内部结构是否正常。在测试期间，需要经由芯片的管脚从外部输入测试向量，通过返回的测试结果来进行上述判断。由于芯片的管脚是宝贵的资源，如何避免芯片测试所引起的芯片管脚的增加，是设计者期望实现的一个目标。
发明内容
根据本公开提供了一种用于芯片的测试的方法、电子设备以及计算机可读存储介质和相应的芯片。
在本公开的第一方面中，提供了一种用于芯片的测试的方法。该芯片包括运算模块。该方法包括：经由芯片的第一管脚，接收指示运算模块的测试类型的测试控制信号；基于测试控制信号所指示的测试类型，利用第一测试向量对运算模块执行第一测试；或者利用第二测试向量对运算模块执行第二测试，其中第一测试是对运算模块的存储器进行的测试，第二测试是对运算模块的功能逻辑进行的测试。
在本公开的第二方面中，提供了一种芯片。该芯片包括运算模块、第一管脚和控制器。该第一管脚耦接至运算模块并且被配置为接收指示运算模块的测试类型的测试控制信号。该控制器耦接至第一管脚和运算模块并且被配置为基于测试控制信号所指示的测试类型，利用第一测试向量对运算模块执行第一测试或者利用第二测试向量对运算模块执行第二测试，其中第一测试是对运算模块的存储器进行的测试，第二测试是对运算模块的功能逻辑进行的测试。
在本公开的第三方面中，提供了一种电子设备，该电子设备包括一个或多个处理器；以及存储器，用于存储一个或多个程序，当一个或多个程序被一个或多个处理器执行时，使得该电子设备实现根据本公开的第一方面的方法。
在本公开的第四方面中，提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该程序被处理器执行时实现根据本公开的第一方面的方法。
在本公开的第五方面中，提供了一种计算机程序产品，该计算机程序产品包括计算机程序，该计算机程序在被处理器执行时实现根据本公开的第一方面的方法。
根据本申请的技术解决了传统的用于芯片的测试受制于管脚数目的问题。根据本公开，提供了一种改进的用于芯片的测试的方案，该方案可以避免测试引起芯片管脚数目的增加，并且能够加速芯片测试，降低测试成本。
应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
结合附图并参考以下详细说明，本公开的上述和其他特征、优点及方面将变得更加明显。应当理解，附图用于更好地理解本方案，不构成对本申请的限定。在附图中，相同或相似的附图标注表示相同或相似的元素，其中：
图1示出了根据本公开的多个实施例的用于芯片的测试方案在其中实现的示例环境的示意图；
图2示出了根据本公开的多个实施例的用于芯片的测试过程的流程图；
图3示出了根据本公开的实施例的控制器的示意图；
图4至图5分别示出了根据本公开的多个实施例的用于芯片的时钟控制电路结构的示意图；以及
图6示出了能够实施本公开的多个实施例的电子设备的示意性框图。
具体实施方式
以下结合附图对本申请的示范性实施例做出说明，其中包括本申请实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本申请的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。
在本公开的实施例的描述中，术语“包括”及其类似用语应当理解为开放性包含，即“包括但不限于”。术语“基于”应当理解为“至少部分地基于”。术语“一个实施例”或“该实施例”应当理解为“至少一个实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。
如本文中所使用的，术语“芯片”指代通过任何已有的或将来开发的软件或硬件及其组合来实现的物理载体。在某些应用场景下，其包括但不限于，“SoC”、“晶块”、“晶元”、“裸片”、“集成电路”、“单片器件”、“半导体器件”、“微电子器件”，等等。
如本文中所使用的，术语“运算模块”指代芯片中实现一定功能或运算的模块，其可以通过任何已有的或将来开发的软件或硬件及其组合来实现。运算模块可以包括多个运算单元，例如，运算模块可以以阵列的形式包括多个运算单元。运算模块可以快速地实现复杂且重复地运算，以满足AI算法对于计算能力的需求。
如上文所提及的，在传统的方案中，在对芯片进行测试时，通过引入测试向量，来对芯片中的运算模块进行测试。对芯片的测试可以包括对芯片中的运算模块内的存储器进行的测试以及对运算模块的功能逻辑进行的测试。传统的方案对两种测试类型不进行区分。例如，如果芯片所接收的测试向量是用于对芯片的运算模块的存储器进行测试的测试向量，则测试向量被输出到运算模块以完成存储器测试。如果芯片所接收的测试向量是用于对芯片的运算模块的功能逻辑进行测试的测试向量，则测试向量被输出到运算模块以完成功能逻辑测试。由于现有技术无法区分测试类型，因此导致从某个管脚输入的测试向量的类型相对单一。
发明人注意到，对于AI芯片而言，其结构是相对规整的。一方面，AI芯片的层次结构清楚：一个AI芯片可以包括多个运算模块，每个运算模块包括存储器。另一方面，AI芯片中的各个运算单元具有较高的重复性。仅作为示例，一个用于图像处理的AI芯片可以包括多个(例如，6个)结构功能相同的卷积运算模块。进一步地，每个运算模块可以包括多个结构和功能相同的运算单元，仅作为示例，卷积运算模块可以是大小为1024×512的卷积运算单元的阵列。
为了解决现有技术的问题，本公开提出了一种用于芯片的测试的改进方案。根据本公开的实施例，输入的指示运算模块的测试类型的测试控制信号被输入芯片中，以便对测试的类型进行选择。根据对测试类型的判断，来执行对存储器的测试或者对功能逻辑的测试。这样可以使得测试向量不局限于所进行的测试，从而使其类型更加多样。因此，本公开提供了一种高效且可以降低测试成本的芯片测试方案。
以下将参照附图来具体描述本公开的实施例。图1示出了本公开的多个实施例能够在其中实现的示例环境10的示意图。该示例环境10包括芯片100。如图所示，芯片100包括能够执行本公开的方案的控制器110以及多个运算模块120-1-1、120-1-2、120-2-1、……。第一运算模块120-1-1、第二运算模块120-1-2、第三运算模块120-2-1为芯片100中待执行测试的运算模块。例如，这些运算模块可以为卷积运算模块、位移运算模块等，上述运算模块可以彼此独立地被设计。
这些运算模块可以根据一定的准则被分组，这些准则可以根据用户的需求和芯片100具体实现的功能来确定。例如，完成相同或者相似功能(如完成卷积运算操作)的一些运算模块120-1-1和120-1-2可以被分为一组。在一些实施例中，具有相同或者相似的结构的运算模块也可以被分为一组。可以理解的是，这里提到的分组准则是示意性的，而非限制性的，具体的分组准则不限于此。图中用标号120-m-n来表示芯片100中的各个运算模块。数字m表示该运算模块被划分到第m组，而数字n表示该运算模块是所在组中的第n个运算模块。如图所示，运算模块120-1-1、120-1-2被划分成同一组，而与运算模块120-2-1处于不同的组。应当理解，在图1所示出的控制器110以及运算模块120的数目仅仅是示例性的而非限定性的，在其他实施例中，控制器110以及运算模块120的数目是其他任意数值，本公开在此方面不受限制。还应该理解的是，这里示出的每一组中的运算模块的数目也仅是示意性的，具体的分组情况不受到所示实施例的限制。为方便描述，多个运算模块120-1-1、120-1-2、120-2-1可以统称为运算模块120。
如图1所示，以运算模块120-1-1为例，在运算模块120-1-1中包括存储器124-1-1以及功能逻辑122-1-1。在对芯片100进行测试时，需要对运算模块120-1-1中的存储器124-1-1以及功能逻辑122-1-1两者进行测试。如所示出，其他运算模块中的存储器124-m-n以及功能逻辑122-m-n的编号方式类似于运算模块120-m-n的编号方式，这里将不再赘述。
通常来说，在执行芯片100的测试时，将芯片100放置在测试机台(未示出)上，并由该测试机台输出测试向量130来完成测试。仍以运算模块120-1-1为例，测试向量130通过芯片100的管脚输入并经由控制器110输入到运算模块120-1-1中。运算模块120-1-1将测试结果190-1-1返回控制器110，控制器110将多个运算模块的测试结果的测试输出140传输会测试机台。这样，通过将接收到的实际测试结果与期望的测试结果进行比较，可以获得运算模块120-1-1中的有效性测试结果，由此判断运算模块120-1-1是否满足设计要求。
下文将参考图2来更详细地描述根据本公开的用于芯片100的测试过程。图2示出了根据本公开的多个示例实施例的用于芯片100的测试的过程200的流程图。过程200可以由图1的控制器110来实现。为了方便讨论，将参考图1并且主要结合芯片100中的运算模块120-1-1来描述过程200。
在框202，结合图1，控制器110从芯片100的第一管脚150-1接收测试控制信号160，测试控制信号160用来指示运算模块120-1-1的测试类型。具体来说，这里所提到的“测试类型”表示该测试是对运算模块120-1-1中的存储器124-1-1进行测试还是对运算模块120-1-1中的功能逻辑122-1-1进行测试。在下文的描述中，将对运算模块120-1-1中的存储器124-1-1进行的测试称为“第一测试”，而将对运算模块120-1-1中的功能逻辑122-1-1进行的测试称为“第二测试”。
返回参考图2，在框204，基于测试控制信号160所指示的测试类型，来执行测试。如果基于该测试类型需要对运算模块120-1-1的存储器124-1-1测试的第一测试，则利用相应的存储器测试向量，即第一测试向量来执行对存储器的测试。对应地，如果基于该测试类型需要对运算模块120-1-1的功能逻辑122-1-1测试的第二测试，则利用相应的功能逻辑测试向量，即第二向量来执行对功能逻辑的测试。
根据本公开的实施例，利用从芯片100的第一管脚150-1所接收的测试控制信号160，对测试向量130进行选择。根据测试控制信号160所指示的测试类型，就可以将测试向量130传递给相应的运算模块120-1-1，以便在运算模块120-1-1中进行针对存储器124-1-1的第一测试或者针对功能逻辑122-1-1的第二测试。由于在本发明的方案中实现了对测试控制信号160的选择，那么被输入的测试向量130的类型可以更多，而不受限于某种特定的测试类型。以此方式，可以实现对不同测试模式的灵活切换。
继续参考图1，用于对芯片100中的运算模块120-1-1的存储器124-1-1以及功能逻辑122-1-1进行测试的测试向量130共用第二管脚150-2输入。也就是说，从芯片100的第二管脚150-2输入的测试向量130既可以是对芯片100中的运算模块120-1-1的存储器124-1-1进行第一测试的向量，也可以是对芯片100中的运算模块120-1-1的功能逻辑122-1-1进行第二测试的向量。换句话说，运算模块120-1-1中的存储器124-1-1或者功能逻辑122-1-1可以共用一个管脚150-2以完成测试。
如上所述，在传统的方案中，需要设置专用的存储器测试管脚来执行对存储器的测试，同时也需要设置专用的功能逻辑测试管脚来执行对功能逻辑的测试。在根据本公开的实施例中，只要接收从同一个管脚150-2输入的测试向量130，就可以在经过选择之后，使运算模块120-1-1相应地完成对存储器124-1-1的测试或者对功能逻辑122-1-1的测试。相比于传统的方式，这样的设置有助于减少由于测试引起的管脚数目的增加，从而避免芯片的尺寸过大。
返回参考图1，测试向量130被输入到运算模块120-1-1中，以进行相应的测试。应当理解的是，这个测试向量130可以是用来对运算模块120-1-1中的存储器124-1-1进行第一测试，或者也可以是用来对运算模块120-1-1中的功能逻辑122-1-1进行第二测试。这里不再进行细分。
在一些实施例中，用于接收测试控制信号160的第一管脚150-1与用于接收测试向量130的第二管脚150-2可以是芯片100上的同一个管脚。这样的设置有助于进一步减少芯片100的管脚的数目。
在一些实施例中，如果测试控制信号160指示的测试类型为第一测试，则将第一时钟信号170-1输入运算模块120-1-1，并且使用该第一时钟信号170-1对运算模块120-1-1中的存储器124-1-1执行第一测试。参考图1，图中用实线表示了这一过程。对应地，如果该测试控制信号160指示的测试类型为第二测试，则将第二时钟信号180-1输入运算模块120-1-1，并且使用该第二时钟信号180-1对运算模块120-1-1中的功能逻辑122-1-1执行第二测试。如上所述，由于图1中仅表示测试向量130执行第一测试的情形，因此在图中用虚线来表示对运算模块120-1-1中的功能逻辑122-1-1执行测试的这一过程。
返回参考图1，如上文提及的，芯片100可以包括多个运算模块120-1-1、120-1-2、120-2-1，并且在每个运算模块内包括相应的存储器和功能逻辑。基于一定准则，将这些运算模块划分为一个或多个运算模块组。如所示出，运算模块120-1-1、120-1-2被划分成一个运算模块组G1。类似地，可以形成另一个运算模块组G2。
在一些实施例中，该准则可以是运算模块组G1中的每个运算模块120-1-1、120-1-2具有相同或相似的属性或功能逻辑。应当理解的是，这里所说的“相同”不要求完全相同或者严格相同。在一些实施例中，这些准则还可以是诸如运算模块120-1-1、120-1-2的位置、类型、大小、时钟频率等的属性。在备选实施例中，这些准则还可以是诸如运算模块120-1-1、120-1-2的测试需求等的功能逻辑。例如，如果准则是运算模块120-1-1、120-1-2的功能逻辑，则可以选择共同完成某项任务(例如完成卷积运算)的功能逻辑相同或者相似的一些运算模块作为一组。根据这一准则来选择运算模块并对其并行地进行测试，有助于简化芯片100中的布线，从而降低芯片100的成本并减小故障率。因此，根据相同或者相似测试需求作为选择的准则，可以简化测试向量130的设计。
通过将运算模块分组，可以充分地利用属于运算模块之间属性和功能相同或相似的特性。由此，可以优化芯片100的测试效率。这里仅仅列出了一些示意性的准则。应当理解的是，可以根据用户的需求和芯片100的具体配置来选择相应的准则，这样的实施例落入本发明的范围中。
为简洁起见，仅示出了运算模块组G1包括两个运算模块120-1-1、120-1-2的情形，并且仅示出两个运算模块组G1、G2。当然，每个运算模块组G1、G2还可以包括更多的运算模块，并且在芯片100中还可以包括更多的运算模块组。下面主要结合运算模块组G1来描述根据本公开的实施例的更多示例性实现方式。
由于运算模块组G1内的运算模块120-1-1、120-1-2具有相同或者相似的特性，其测试向量130是相同的。因此将这些运算模块120-1-1、120-1-2分成一组有助于共用芯片100的管脚，从而进一步降低测试引起的管脚数目的增加。
如图1所示，当测试向量130被输入芯片100的控制器110中时，控制器110基于测试控制信号160输出第一时钟信号170-1或者第二时钟信号180-1。第一时钟信号170-1适用于对运算模块组G1中的每个运算模块120-1-1、120-1-2执行对存储器进行的第一测试，而第二时钟信号180-1适用于对运算模块组G1中的每个运算模块120-1-1、120-1-2执行对功能逻辑进行的第二测试。测试向量130可以被输入到运算模块120-1-2中的存储器124-1-2和功能逻辑122-1-2。图1中也用虚线来表示对运算模块120-1-2中的存储器124-1-2和功能逻辑122-1-2执行测试的过程，相应的测试结果190-1-2可以被输出返回控制器110，以用于判断运算模块120-1-2是否满足设计要求。
可以对芯片100中的另一个运算模块组G2执行类似的操作。参考图1，第一时钟信号170-2可以被输入到运算模块组G2的相应运算模块120-2-1中，用来执行对存储器124-2-1的第一测试。第二时钟信号180-2也可以被输入到运算模块组G2的相应运算模块120-2-1中，用来执行对功能逻辑122-2-1的第二测试。
下面参照图3描述根据本公开的实施例的控制器110的一些实现方式。控制器110包括测试控制逻辑310和时钟控制模块330。如图所示，
测试控制逻辑310被配置为：响应于测试类型为第一测试，将存储器测试信号326输出至时钟控制模块330；以及响应于测试类型为第二测试，将功能逻辑测试信号328输出至时钟控制模块330。
时钟控制模块330被配置为：响应于从测试控制逻辑310接收到功能逻辑测试信号328，将第一时钟信号170-1输入运算模块120-1-1；以及响应于从测试控制逻辑310接收到存储器测试信号326，将第二时钟信号180-1输入运算模块120-1-1。
在一些实施例中，时钟控制模块330还被配置为接收外部时钟信号322或者生成内部时钟信号。第一时钟信号170-1可以是外部时钟信号322或者芯片100的内部时钟信号，第二时钟信号180-1可以是芯片100的内部时钟信号。
在一些实施例中，测试控制逻辑310还被配置为：生成时钟选择信号324，并将时钟选择信号324输出至时钟控制模块330。时钟选择信号324指示时钟控制模块330选择内部时钟信号或外部时钟信号322。
图4示出了根据本公开的一些实现方式的时钟控制电路结构400的示意图，而图5示出了根据本公开的一些实现方式的时钟控制电路结构500的示意图。时钟控制电路结构400、500可以是控制器110的时钟控制模块330的内部电路结构。
如图4所示，时钟控制电路结构400包括片上时钟410，用于生成内部时钟信号，并将内部时钟信号输出至多路复用器440的第一输入端以及第一时钟开关420的第一输入端。时钟控制电路结构400还包括多路复用器440，多路复用器440的第一输入端耦接至片上时钟410的输出端以接收来自片上时钟410的内部时钟信号，多路复用器440的第二输入端被配置为接收外部时钟信号322，多路复用器440被配置为根据来自测试控制逻辑310的时钟选择信号324，来选择输出内部时钟信号或外部时钟信号322，多路复用器440的输出端耦接至第二时钟开关430的第一输入端。
时钟控制电路结构400还包括或门450，或门450的第一输入端被配置为接收来自测试控制逻辑310的存储器测试信号326，或门450的第二输入端被配置为接收来自测试控制逻辑310的功能逻辑测试信号328，或门450的输出端耦接至第二时钟开关430的第二输入端。
时钟控制电路结构400还包括第一时钟开关420，第一时钟开关420的第一输入端耦接至片上时钟410的输出端以接收来自片上时钟410的内部时钟信号，第一时钟开关420的第二输入端被配置为接收来自测试控制逻辑310的存储器测试信号326的反向信号，第一时钟开关420的输出端被配置为输出第二时钟信号180-1，以用于执行第二测试。
时钟控制电路结构400还包括第二时钟开关430，第二时钟开关430的第一输入端耦接至多路复用器440的输出端，第二时钟开关430的第二输入端耦接至或门450的输出端，第二时钟开关430的输出端被配置为输出第一时钟信号170-1，以用于执行第一测试。
如图5所示，时钟控制电路结构500可以包括片上时钟510，片上时钟510用于生成内部时钟信号，并将内部时钟信号输出第一时钟开关520的第一输入端以及第二时钟开关530的第一输入端。
时钟控制电路结构500还包括第一或门550，第一或门550的第一输入端被配置为接收来自测试控制逻辑310的存储器测试信号326，第一或门550的第二输入端被配置为接收来自测试控制逻辑310的功能逻辑测试信号328，第一或门550的输出端耦接至第一与门560的第二输入端和第二与门570的第一输入端。
时钟控制电路结构500还包括第一与门560，第一与门560的第一输入端被配置为接收来自测试控制逻辑310的时钟选择信号324的反相信号，并且第一与门560的输出端耦接至第二时钟开关530的第二输入端。
时钟控制电路结构500还包括第二与门570，第二与门570的第二输入端被配置为接收来自测试控制逻辑310的时钟选择信号324，并且第二与门570的输出端耦接至第三时钟开关580的第二输入端。
时钟控制电路结构500还包括第一时钟开关520，第一时钟开关520的第二输入端被配置为接收来自测试控制逻辑310的存储器测试信号326的反向信号，第一时钟开关520的输出端被配置为输出第二时钟信号180-1，以用于执行第二测试。
时钟控制电路结构500还包括第二时钟开关530和第三时钟开关580，第二时钟开关530的输出端耦接至第二或门540的第一输入端，第三时钟开关580的第一输入端被配置为接收的输出端来自测试控制逻辑310的外部时钟信号322，并且第三时钟开关580的输出端耦接至第二或门540的第二输入端。
时钟控制电路结构500还包括第二或门540，第二或门540的输出端被配置为输出第一时钟信号170-1，以用于执行第一测试。
可以理解的是，这里示出的时钟控制电路结构400、500仅仅是示意性的而非限定性的，在其他实施例中，可以采用其他形式的控制电路结构来实现信号的控制，本公开在此方面不受限制。
在一些实施例中，控制器110还可以确定运算模块120中的不需要测试的运算模块。通过关闭这些不需要测试的运算模块的时钟，可以有效地降低芯片100的测试功耗，从而降低测试的成本。
在一些实施例中，可以在对运算模块120-1-1中的存储器124-1-1或功能逻辑122-1-1进行测试之前对运算模块120-1-1输入相应的复位信号，来对两者进行复位。可以独立地对存储器124-1-1或功能逻辑122-1-1进行复位。具体来说，控制器110可以接收指示复位类型的复位控制信号。这里所说的“复位类型”指的是该复位是对运算模块120-1-1中的存储器124-1-1进行复位还是对运算模块120-1-1中的功能逻辑122-1-1进行复位。在一些实施例中，响应于确定该复位类型指示的是对运算模块120-1-1中的存储器124-1-1进行复位，则在执行第一测试之前，向运算模块120-1-1输入第一复位信号，以对运算模块120-1-1的存储器124-1-1进行复位。在备选的实施例中，响应于确定该复位类型指示的是对运算模块120-1-1中的功能逻辑122-1-1进行复位，则在执行第二测试之前，向运算模块120-1-1输入第二复位信号，以对运算模块120-1-1的功能逻辑122-1-1进行复位。通过这样的设置，可以方便地实现对芯片100中的存储器124-1-1和功能逻辑122-1-1的灵活的复位控制。
应当理解的是，虽然这里参照运算模块120-1-1进行描述，但这些描述同样适用于芯片100中的其他运算模块120-1-2、120-2-1，等等。
返回图1，测试向量130可以通过芯片100的管脚150-2输入。在一些实施例中，测试向量130以及测试输出140可以通过有线通信或无线通信的方式在控制器110以及运算模块120之间被交互。还应当理解，根据具体应用场景，测试向量130和测试输出140可以通过一次或多次交互在控制器110和运算模块120之间被传递，本公开在此方面亦不受限制。
应当理解的是，在设计具体的测试向量130时，可以采用任何现有的或将来的用于设计测试向量130的方法。还应该理解的是，在执行芯片100的测试的布线时，可以采用任何现有的或将来的布线方式，本公开在此方面不受限制。
通过本公开的实施例，与传统的芯片测试方法不同，本发明通过对芯片100中的测试类型进行选择，从而使测试向量从芯片同一个管脚输入，这样有助于减少芯片100的管脚的数目，由此避免芯片100的尺寸过大。此外，将具有相同或相近特性的运算模块分组并且对分组内的运算模块并行地进行测试，这样的设置可以提升芯片100测试的速度。另外，根据本申请的方案还可以通过关闭闲置的运算模块来有效地降低芯片100测试的成本。
根据本申请的实施例，本申请还提供了一种电子设备和一种可读存储介质。图6示出了能够实施本公开的多个实施例的电子设备600的示意性框图。
如图所示，电子设备600包括中央处理单元(CPU)601，其可以根据存储在只读存储器(ROM)602中的计算机程序指令或者从存储单元608加载到随机访问存储器(RAM)603中的计算机程序指令，来执行各种适当的动作和处理。在RAM 603中，还可存储电子设备600操作所需的各种程序和数据。CPU 601、ROM 602以及RAM 603通过总线604彼此相连。输入/输出(I/O)接口605也连接至总线604。
电子设备600中的多个部件连接至I/O接口605，包括：输入单元606，例如键盘、鼠标等；输出单元607，例如各种类型的显示器、扬声器等；存储单元608，例如磁盘、光盘等；以及通信单元609，例如网卡、调制解调器、无线通信收发机等。通信单元609允许电子设备600通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。
上文所描述的各个过程和处理，例如方法200，可由处理单元601执行。例如，在一些实施例中，方法200可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元608。在一些实施例中，计算机程序的部分或者全部可以经由ROM 602和/或通信单元609而被载入和/或安装到电子设备600上。当计算机程序被加载到RAM 603并由CPU 601执行时，可以执行上文描述的方法200的一个或多个动作。
本公开可以是方法、装置、***和/或计算机程序产品。计算机程序产品可以包括计算机可读存储介质，其上载有用于执行本公开的各个方面的计算机可读程序指令。
计算机可读存储介质可以是可以保持和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质例如可以是——但不限于——电存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或者上述的任意合适的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、静态随机存取存储器(SRAM)、便携式压缩盘只读存储器(CD-ROM)、数字多功能盘(DVD)、记忆棒、软盘、机械编码设备、例如其上存储有指令的打孔卡或凹槽内凸起结构、以及上述的任意合适的组合。这里所使用的计算机可读存储介质不被解释为瞬时信号本身，诸如无线电波或者其他自由传播的电磁波、通过波导或其他传输媒介传播的电磁波(例如，通过光纤电缆的光脉冲)、或者通过电线传输的电信号。
这里所描述的计算机可读程序指令可以从计算机可读存储介质下载到各个计算/处理设备，或者通过网络、例如因特网、局域网、广域网和/或无线网下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光纤传输、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或者网络接口从网络接收计算机可读程序指令，并转发该计算机可读程序指令，以供存储在各个计算/处理设备中的计算机可读存储介质中。
用于执行本公开操作的计算机程序指令可以是汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或者以一种或多种编程语言的任意组合编写的源代码或目标代码，所述编程语言包括面向对象的编程语言—诸如Smalltalk、C++等，以及常规的过程式编程语言—诸如C语言或类似的编程语言。计算机可读程序指令可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络—包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。在一些实施例中，通过利用计算机可读程序指令的状态信息来个性化定制电子电路，例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)，该电子电路可以执行计算机可读程序指令，从而实现本公开的各个方面。
这里参照根据本公开实施例的方法、装置(***)和计算机程序产品的流程图和/或框图描述了本公开的各个方面。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。
这些计算机可读程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理单元，从而生产出一种机器，使得这些指令在通过计算机或其它可编程数据处理装置的处理单元执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。也可以把这些计算机可读程序指令存储在计算机可读存储介质中，这些指令使得计算机、可编程数据处理装置和/或其他设备以特定方式工作，从而，存储有指令的计算机可读介质则包括一个制造品，其包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的各个方面的指令。
也可以把计算机可读程序指令加载到计算机、其它可编程数据处理装置、或其它设备上，使得在计算机、其它可编程数据处理装置或其它设备上执行一系列操作步骤，以产生计算机实现的过程，从而使得在计算机、其它可编程数据处理装置、或其它设备上执行的指令实现流程图和/或框图中的一个或多个方框中规定的功能/动作。
附图中的流程图和框图显示了根据本公开的多个实施例的***、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的***来实现，或者可以用专用硬件与计算机指令的组合来实现。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本申请中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本申请公开的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本申请保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本申请的精神和原则之内所作的修改、等同替换和改进等，均应包含在本申请保护范围之内。

Claims (18)

1.一种用于芯片的测试的方法，所述芯片包括运算模块，所述方法包括：
经由所述芯片的第一管脚，接收指示所述运算模块的测试类型的测试控制信号；
基于所述测试控制信号所指示的所述测试类型，经由控制器，
利用第一测试向量对所述运算模块执行第一测试；或者
利用第二测试向量对所述运算模块执行第二测试，
其中所述第一测试是对所述运算模块的存储器进行的测试，所述第二测试是对所述运算模块的功能逻辑进行的测试，并且
其中所述控制器包括测试控制逻辑和时钟控制模块，所述时钟控制模块被配置为接收外部时钟信号或者生成内部时钟信号并且包括：
片上时钟，用于生成所述内部时钟信号，并将所述内部时钟信号输出至多路复用器的第一输入端以及第一时钟开关的第一输入端；
所述多路复用器，所述多路复用器的所述第一输入端耦接至所述片上时钟的输出端以接收来自所述片上时钟的所述内部时钟信号，所述多路复用器的第二输入端被配置为接收所述外部时钟信号，所述多路复用器被配置为根据来自所述测试控制逻辑的时钟选择信号，来选择输出所述内部时钟信号或所述外部时钟信号，所述多路复用器的输出端耦接至第二时钟开关的第一输入端；
或门，所述或门的第一输入端被配置为接收来自所述测试控制逻辑的存储器测试信号，所述或门的第二输入端被配置为接收来自所述测试控制逻辑的功能逻辑测试信号，所述或门的输出端耦接至所述第二时钟开关的第二输入端；
所述第一时钟开关，所述第一时钟开关的第一输入端耦接至所述片上时钟的输出端以接收来自所述片上时钟的所述内部时钟信号，所述第一时钟开关的第二输入端被配置为接收来自所述测试控制逻辑的所述存储器测试信号的反向信号，所述第一时钟开关的输出端被配置为输出第二时钟信号，以用于执行所述第二测试；以及
所述第二时钟开关，所述第二时钟开关的所述第一输入端耦接至所述多路复用器的输出端，所述第二时钟开关的所述第二输入端耦接至所述或门的输出端，所述第二时钟开关的输出端被配置为输出第一时钟信号，以用于执行所述第一测试，
所述测试控制逻辑被配置为：
响应于所述测试类型为所述第一测试，将所述存储器测试信号输出至所述时钟控制模块；以及
响应于所述测试类型为所述第二测试，将所述功能逻辑测试信号输出至所述时钟控制模块；以及
所述时钟控制模块被配置为：
响应于从所述测试控制逻辑接收到所述功能逻辑测试信号，将所述第一时钟信号输入所述运算模块；以及
响应于从所述测试控制逻辑接收到所述存储器测试信号，将所述第二时钟信号输入所述运算模块。
2.根据权利要求1所述的方法，还包括：
经由所述芯片的第二管脚，接收用于所述第一测试的所述第一测试向量；或者
经由所述第二管脚，接收用于所述第二测试的所述第二测试向量。
3.根据权利要求2所述的方法，其中所述第一管脚和所述第二管脚是所述芯片的同一个管脚。
4.根据权利要求1所述的方法，其中所述第一时钟信号是外部时钟信号或者所述芯片的内部时钟信号，以及所述第二时钟信号是所述芯片的所述内部时钟信号。
5.根据权利要求1所述的方法，其中所述芯片包括多个运算模块，所述方法还包括：
根据准则，将所述多个运算模块中的两个以上的运算模块划分为一个或多个运算模块组，
其中，对所述运算模块执行所述第一测试包括：对所述运算模块组中的每个运算模块的所述存储器进行测试；
或者
对所述运算模块执行所述第二测试包括：对所述运算模块组中的每个运算模块的所述功能逻辑进行测试。
6.根据权利要求5所述的方法，其中所述准则为所述运算模块组中的每个运算模块具有相同的属性或功能逻辑。
7.根据权利要求1所述的方法，还包括：
接收指示复位类型的复位控制信号；以及
基于所述复位控制信号所指示的所述复位类型，
在执行所述第一测试之前，向所述运算模块输入第一复位信号，以对所述运算模块的所述存储器进行复位；或者
在执行所述第二测试之前，向所述运算模块输入第二复位信号，以对所述运算模块的所述功能逻辑进行复位。
8.根据权利要求1所述的方法，其中所述芯片包括多个运算模块，所述方法还包括：
确定所述多个运算模块中的不需要测试的运算模块；以及
关闭所确定的所述运算模块的时钟。
9.一种芯片，包括：
运算模块；
第一管脚，耦接至所述运算模块并且被配置为接收指示所述运算模块的测试类型的测试控制信号；以及
控制器，耦接至所述第一管脚和所述运算模块并且被配置为基于所述测试控制信号所指示的所述测试类型，使用第一测试向量以对所述运算模块执行第一测试或者使用第二测试向量以对所述运算模块执行第二测试；
其中所述第一测试是对所述运算模块的存储器进行的测试，所述第二测试是对所述运算模块的功能逻辑进行的测试，并且
其中所述控制器包括测试控制逻辑和时钟控制模块，所述时钟控制模块被配置为接收外部时钟信号或者生成内部时钟信号并且包括：
片上时钟，用于生成所述内部时钟信号，并将所述内部时钟信号输出至多路复用器的第一输入端以及第一时钟开关的第一输入端；
所述多路复用器，所述多路复用器的所述第一输入端耦接至所述片上时钟的输出端以接收来自所述片上时钟的所述内部时钟信号，所述多路复用器的第二输入端被配置为接收所述外部时钟信号，所述多路复用器被配置为根据来自所述测试控制逻辑的时钟选择信号，来选择输出所述内部时钟信号或所述外部时钟信号，所述多路复用器的输出端耦接至第二时钟开关的第一输入端；
或门，所述或门的第一输入端被配置为接收来自所述测试控制逻辑的存储器测试信号，所述或门的第二输入端被配置为接收来自所述测试控制逻辑的功能逻辑测试信号，所述或门的输出端耦接至所述第二时钟开关的第二输入端；
所述第一时钟开关，所述第一时钟开关的第一输入端耦接至所述片上时钟的输出端以接收来自所述片上时钟的所述内部时钟信号，所述第一时钟开关的第二输入端被配置为接收来自所述测试控制逻辑的所述存储器测试信号的反向信号，所述第一时钟开关的输出端被配置为输出第二时钟信号，以用于执行所述第二测试；以及
所述第二时钟开关，所述第二时钟开关的所述第一输入端耦接至所述多路复用器的输出端，所述第二时钟开关的所述第二输入端耦接至所述或门的输出端，所述第二时钟开关的输出端被配置为输出第一时钟信号，以用于执行所述第一测试，
所述测试控制逻辑被配置为：
响应于所述测试类型为所述第一测试，将所述存储器测试信号输出至所述时钟控制模块；以及
响应于所述测试类型为所述第二测试，将所述功能逻辑测试信号输出至所述时钟控制模块；以及
所述时钟控制模块被配置为：
响应于从所述测试控制逻辑接收到所述功能逻辑测试信号，将所述第一时钟信号输入所述运算模块；以及
响应于从所述测试控制逻辑接收到所述存储器测试信号，将所述第二时钟信号输入所述运算模块。
10.根据权利要求9所述的芯片，还包括：
第二管脚，被配置为接收用于所述第一测试的所述第一测试向量或者用于所述第二测试的所述第二测试向量。
11.根据权利要求10所述的芯片，其中所述第一管脚和所述第二管脚是所述芯片的同一个管脚。
12.根据权利要求9所述的芯片，
其中所述第一时钟信号是外部时钟信号或者所述芯片的内部时钟信号，以及所述第二时钟信号是所述芯片的所述内部时钟信号。
13.根据权利要求12所述的芯片，其中所述测试控制逻辑还被配置为：
生成所述时钟选择信号，并将所述时钟选择信号输出至所述时钟控制模块，所述时钟选择信号指示所述时钟控制模块选择所述内部时钟信号或所述外部时钟信号。
14.根据权利要求13所述的芯片，其中所述时钟控制模块包括：
片上时钟，所述片上时钟用于生成内部时钟信号，并将内部时钟信号输出第一时钟开关的第一输入端以及第二时钟开关的第一输入端；
第一或门，所述第一或门的第一输入端被配置为接收来自所述测试控制逻辑的所述存储器测试信号，所述第一或门的第二输入端被配置为接收来自所述测试控制逻辑的所述功能逻辑测试信号，所述第一或门的输出端耦接至第一与门的第二输入端和第二与门的第一输入端；
所述第一与门，所述第一与门的第一输入端被配置为接收来自所述测试控制逻辑的所述时钟选择信号的反相信号，并且所述第一与门的输出端耦接至所述第二时钟开关的第二输入端；
所述第二与门，所述第二与门的第二输入端被配置为接收来自所述测试控制逻辑的所述时钟选择信号，并且所述第二与门的输出端耦接至第三时钟开关的第二输入端；
所述第一时钟开关，所述第一时钟开关的第二输入端被配置为接收来自所述测试控制逻辑的所述存储器测试信号的反向信号，第一时钟开关的输出端被配置为输出第二时钟信号，以用于执行第二测试；
所述第二时钟开关和所述第三时钟开关，所述第二时钟开关的输出端耦接至第二或门的第一输入端，所述第三时钟开关的第一输入端被配置为接收的输出端来自所述测试控制逻辑的所述外部时钟信号，并且所述第三时钟开关的输出端耦接至第二或门的第二输入端；以及
所述第二或门，所述第二或门的输出端被配置为输出所述第一时钟信号，以用于执行所述第一测。
15.根据权利要求9所述的芯片，其中所述运算模块包括多个运算模块，并且所述控制器被配置为根据准则，将所述多个运算模块中的两个以上的运算模块划分为一个或多个运算模块组，
其中，对所述运算模块执行所述第一测试包括：对所述运算模块组中的每个运算模块的所述存储器进行测试；
或者
对所述运算模块执行所述第二测试包括：对所述运算模块组中的每个运算模块的所述功能逻辑进行测试。
16.根据权利要求15所述的芯片，其中所述准则为所述运算模块组中的每个运算模块具有相同的属性或功能逻辑。
17.一种电子设备，包括：
一个或多个处理器；以及
存储器，用于存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行时，使得所述电子设备实现根据权利要求1-9中任一项所述的方法。
18.一种计算机可读存储介质，其上存储有计算机程序，所述程序被处理器执行时实现根据权利要求1-8中任一项所述的方法。
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