CN111834443B - 半导体装置 - Google Patents

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Abstract

提供抑制了能量损耗的减少和双极劣化的半导体装置。具有晶体管、寄生晶体管、寄生二极管及pn结二极管，该晶体管具有：第一导电型的第一半导体层；第一半导体层之上的第二半导体层；第二导电型的第一杂质区域，其设置于第二半导体层的上层部；第一导电型的第二杂质区域，其设置于第一杂质区域的上层部；栅极电极，其与第一杂质区域和第二半导体层以将栅极绝缘膜夹在中间的方式相对；以及第一及第二主电极，该寄生晶体管将第二杂质区域作为集电极，将第一及第二半导体层作为发射极，将第一杂质区域作为基极，该寄生二极管将第一杂质区域作为阳极，将第一及第二半导体层作为阴极，该pn结二极管将第一杂质区域作为阳极，将第二杂质区域作为阴极。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
作为功率MOSFET(metal oxide semiconductor field effect transistor)的一个形态，例如举出非专利文献1的图1所示的VDMOS(vertical Double-Diffused MOSFET)。就VDMOS而言，在以比较高的浓度(n+)包含n型杂质的衬底之上形成的n型外延层的上层部，通过双重扩散形成有p型的杂质区域和n型的杂质区域。另外，以横跨p型的杂质区域及n型的外延层之上的方式，以将栅极氧化膜夹在中间的方式设置有栅极电极，将源极电极连接于n型的杂质区域，在衬底的与设置有源极电极的一侧相反侧的主面设置有漏极电极。
非专利文献1：D.FUOSS,"Vertical DMOS Power Field Effect TransistorsOptimized For High-Speed Operation"IEDM Tech.Digest,P250,1982.
在将2个功率MOSFET串联连接于PN线间而构成的逆变器中，有时将MOSFET的寄生二极管用作续流用二极管，使其进行正向偏置动作，为了对在二极管中产生的正向偏置电压(Vf)进行抑制，减少能量损耗，通常以一定期间进行将栅极保持为接通状态的动作(同步整流动作)。但是，为了防止PN线间的短路(电源短路)，在该动作前后需要使栅极恢复为断开状态。因此，在该前后的期间产生寄生二极管的正向偏置动作。
如果寄生二极管被正向偏置，则产生向n型的外延层的空穴注入，在寄生二极管再次恢复为反向偏置时，有时注入的空穴会瞬时逆流而产生能量损耗。
另外，在由碳化硅(SiC)构成的SiC半导体装置中存在双极劣化的问题，即，在注入至n型的外延层的空穴复合时晶体缺陷会扩展，寄生二极管的正向偏置电压(Vf)及MOSFET的接通电阻(Ron)这两者上升。
发明内容
本发明就是为了解决上述那样的问题而提出的，其目的在于，提供能够减少能量损耗，并且抑制了双极劣化的半导体装置。
本发明涉及的半导体装置具有MOS晶体管、寄生晶体管、寄生二极管以及pn结二极管，该MOS晶体管具有：第一导电型的第一半导体层；第一导电型的第二半导体层，其设置于所述第一半导体层的第一主面之上，第一导电型的杂质浓度比所述第一半导体层低；第二导电型的第一杂质区域，其设置于所述第二半导体层的上层部；第一导电型的第二杂质区域，其设置于所述第一杂质区域的上层部；栅极电极，其设置为至少与所述第一杂质区域和所述第二半导体层以将栅极绝缘膜夹在中间的方式相对；第一主电极，其设置为至少一部分与所述第二杂质区域连接，该第一主电极与所述第一杂质区域不直接接触；以及第二主电极，其连接于所述第一半导体层的与设置有所述第一主电极的一侧相反侧的第二主面，该寄生晶体管构成为，将所述第二杂质区域作为集电极，将所述第一半导体层及所述第二半导体层作为发射极，将所述第一杂质区域作为基极，该寄生二极管构成为，将所述第一杂质区域作为阳极，将所述第一半导体层及所述第二半导体层作为阴极，该pn结二极管构成为，将所述第一杂质区域作为阳极，将所述第二杂质区域作为阴极。
发明的效果
根据本发明涉及的半导体装置，由于第二主电极的电压比使晶体管接通的栅极电压的阈值低，因而晶体管自动成为接通状态，电流经由晶体管的沟道流动，因此抑制了从第一杂质区域向第二半导体层的空穴注入。因此，在寄生二极管再次恢复为反向偏置时，对空穴瞬时逆流而产生能量损耗进行抑制，在应用于SiC半导体装置的情况下，能够对双极劣化进行抑制。
附图说明
图1是通常的VDMOS的等价电路图。
图2是说明在同步整流动作前后的期间产生的寄生二极管的正向偏置动作的图。
图3是说明在同步整流动作前后的期间产生的寄生二极管的正向偏置动作的图。
图4是说明在同步整流动作前后的期间产生的寄生二极管的正向偏置动作的图。
图5是说明将半导体装置用作逆变器的情况下的通常的动作的图。
图6是说明将半导体装置用作逆变器的情况下的通常的动作的图。
图7是说明将半导体装置用作逆变器的情况下的通常的动作的图。
图8是表示本发明涉及的实施方式1的半导体装置的结构的剖视图。
图9是表示本发明涉及的实施方式1的半导体装置的结构的俯视图。
图10是本发明涉及的实施方式1的半导体装置的等价电路图。
图11是说明本发明涉及的实施方式1的半导体装置的动作的图。
图12是说明本发明涉及的实施方式1的半导体装置的动作的图。
图13是说明本发明涉及的实施方式1的半导体装置的动作的图。
图14是表示本发明涉及的实施方式2的半导体装置的结构的剖视图。
图15是表示本发明涉及的实施方式2的半导体装置的结构的俯视图。
图16是本发明涉及的实施方式2的半导体装置的等价电路图。
图17是表示本发明涉及的实施方式2的半导体装置的结构的俯视图。
图18是表示本发明涉及的实施方式2的半导体装置的结构的俯视图。
图19是表示向本发明涉及的实施方式2的半导体装置附加了外置电阻的结构的图。
图20是表示本发明涉及的实施方式3的半导体装置的结构的剖视图。
图21是本发明涉及的实施方式3的半导体装置的等价电路图。
图22是表示本发明涉及的实施方式3的半导体装置的结构的俯视图。
图23是表示本发明涉及的实施方式3的半导体装置的结构的俯视图。
图24是表示本发明涉及的实施方式3的半导体装置的结构的俯视图。
图25是表示本发明涉及的实施方式4的半导体装置的结构的剖视图。
图26是本发明涉及的实施方式4的半导体装置的等价电路图。
图27是表示本发明涉及的实施方式4的半导体装置的其它结构的剖视图。
图28是表示本发明涉及的实施方式5的半导体装置的结构的剖视图。
图29是本发明涉及的实施方式5的半导体装置的等价电路图。
图30是表示向本发明涉及的实施方式5的半导体装置附加了外置的电压钳位用二极管的结构的图。
图31是表示本发明涉及的实施方式6的半导体装置的结构的剖视图。
图32是本发明涉及的实施方式6的半导体装置的等价电路图。
图33是表示向本发明涉及的实施方式6的半导体装置附加了外置的二极管的结构的图。
图34是表示本发明涉及的实施方式7的半导体装置的结构的剖视图。
图35是本发明涉及的实施方式7的半导体装置的等价电路图。
图36是表示本发明涉及的实施方式8的半导体装置的结构的剖视图。
图37是本发明涉及的实施方式8的半导体装置的等价电路图。
图38是表示本发明涉及的实施方式9的半导体装置的结构的剖视图。
图39是表示本发明涉及的实施方式10的半导体装置的结构的剖视图。
标号的说明
1衬底，2外延层，3a、3b、4、8杂质区域，5栅极电极，6源极电极，7漏极电极，13短路电极，CR接触电阻，ER外置电阻，OX栅极绝缘膜，PD寄生二极管，CD、HD、PND、LD pn结二极管，PT寄生NPN晶体管，SD肖特基二极管，TR沟槽。
具体实施方式
<首先>
在说明实施方式之前，使用图1～图4对VDMOS的动作进行说明。图1是通常的VDMOS的等价电路图。如图1所示，在MOS晶体管M1的漏极端子DT和源极端子ST之间存在寄生npn晶体管PT(寄生晶体管)。寄生npn晶体管PT的基极电极连接于MOS晶体管M1的背部栅极。另外，在MOS晶体管M1的背部栅极和漏极端子DT之间存在寄生二极管PD。
这里，将漏极端子DT、源极端子ST、栅极端子GT各自的电压设为漏极电压Vd、源极电压Vs、栅极电压Vg，将背部栅极的电压设为背部栅极电压Vbg。此外，下面以源极端子ST为基准电位进行说明。
接着，为了防止与同步整流动作相伴的电源短路，使用图2～图4对在同步整流动作前后的期间产生的寄生二极管的正向偏置动作进行说明。
在图2中，栅极电压Vg及源极电压Vs为0V，漏极电压Vd为+V，MOS晶体管M1处于断开状态。这里，如果漏极电压Vd变化至负侧，变为图3的状态，则通过寄生二极管PD的正向偏置电压Vf而使漏极电压被钳位为-Vf，在寄生二极管PD流过电流。在该期间，寄生二极管PD作为续流二极管进行动作。
接着，如图4所示，如果对栅极端子GT施加正偏置，则MOS晶体管M1成为接通状态，如果MOS晶体管M1的接通电阻充分低，则漏极电压Vd从-Vf恢复至0V附近，在更低电阻的状态下电流流过MOS晶体管M1。该状态是进行同步整流动作的状态。
为了从此变化为图2的状态，暂时将栅极断开而恢复为图3的状态，之后恢复为图2的状态。但是，由于在图3的状态下寄生二极管PD被正向偏置，因此空穴注入至n型(第一导电型)的外延层。而且，在变化为图2的状态，寄生二极管PD再次恢复为反向偏置时，由于注入的空穴瞬时逆流，因而产生能量损耗。并且，在源极和背部栅极间存在寄生电阻的情况下，通过由该空穴的逆流产生的电流在寄生npn晶体管PT的发射极-基极间产生正向偏置，寄生npn晶体管PT成为接通状态。
在图2的状态下，原本MOS晶体管M1处于断开状态，但在将多个MOS晶体管M1串联连接而构成逆变器的情况下，由于寄生npn晶体管PT成为接通状态，因此产生电源短路，在MOS晶体管M1施加耐压以上的电压，还有可能导致绝缘破坏。
下面，使用图5～图7对将MOS晶体管用作逆变器的情况下的通常的动作进行说明，对上述绝缘破坏的原因进行说明。
以往的MOS晶体管的等价电路为图1所示的结构，具有寄生二极管。这里，例如作为电动机的驱动电路，如图5所示，将MOS晶体管Q1及Q2串联连接于电源端子VT和接地GND之间，对电流相对于输出端子OT的输入输出进行控制。此外，在图5～图7中，为了方便而省略了寄生npn晶体管，示出作为续流二极管(freewheel diode)使用的寄生二极管D1及D2。
在图5中示出高电位侧的MOS晶体管Q2接通，经由MOS晶体管Q2从输出端子OT输出电流I的状态。
由于对电动机进行驱动，因此线圈(未图示)连接于输出端子OT，例如在高电位侧的MOS晶体管Q2从接通状态变为断开状态的瞬间，由于线圈的电感成分(L成分)而维持电流I，如图6所示，低电位侧的MOS晶体管Q1的寄生二极管D1被正向偏置而流过电流I。在该情况下，输出端子OT以二极管的正向偏置电压Vf的量变为负偏置(-Vf)，MOS晶体管Q1变为漏极电压比源极电压低的状态。
这里，如果将MOS晶体管Q1接通，则电流I如图7所示以与通常相反的方向流过MOS晶体管Q1。如果MOS晶体管Q1的接通电阻小，则输出端子OT的电压从-Vf变化为0V附近，成为更低损耗。该动作为同步整流动作，但如果上下的MOS晶体管Q1及Q2同时接通，则电流从电源端子VT流向接地GND，成为电源短路而导致绝缘破坏。因此，每当进行通断切换时，需要成为“上下的MOS晶体管同时断开”的状态。
这样，在对电动机进行驱动的逆变器的动作中必定存在MOS晶体管的漏极的电位变得低于源极的图6的状态，且此时必须流动电流，通常利用寄生二极管的正向偏置动作。但是，存在双极劣化的问题，即，如果将寄生二极管用作续流二极管，则在寄生二极管被正向偏置后，在寄生二极管再次恢复为反向偏置时会产生能量损耗，在SiC半导体装置中，在空穴复合时晶体缺陷扩展，寄生二极管的正向偏置电压及MOSFET的接通电阻这两者上升。
发明人认识到将寄生二极管用作续流二极管的问题，提出不使用寄生二极管就使续流电流流过这样的技术思想。
<实施方式1>
<装置结构>
图8是表示本发明涉及的实施方式1的半导体装置100的结构的剖视图。如图8所示，就半导体装置100而言，在以比较高的浓度(n+)包含n型杂质的n型(第一导电型)衬底1(第一半导体层)的一个主面之上(第一主面)形成以比衬底1低的浓度(n-)包含n型杂质的n型外延层2(第二半导体层)，在外延层2的上层部形成有p型(第二导电型)的杂质区域3a(第一杂质区域)。另外，在杂质区域3a的上层部形成有n型的杂质区域4(第二杂质区域)。另外，以横跨杂质区域3a及外延层2之上的方式，以将栅极绝缘膜OX夹在中间的方式设置栅极电极5，源极电极6(第一主电极)连接于杂质区域4之上。在衬底1的与设置有源极电极6的一侧相反侧的另一个主面(第二主面)之上设置有漏极电极7(第二主电极)。
图9是从源极电极6侧观察半导体装置100的情况下的俯视图的一个例子，为了方便而省略了栅极电极5。此外，图9是将源极电极6及杂质区域4形成为条带状的情况下的俯视图，源极电极6及杂质区域4的俯视形状并不限于此。
图10是半导体装置100的等价电路图。如图10所示，在半导体装置100的漏极端子DT和源极端子ST之间，与MOS晶体管并联地存在寄生npn晶体管PT。寄生npn晶体管PT的基极连接于MOS晶体管的背部栅极。另外，在MOS晶体管的背部栅极和漏极端子DT之间存在寄生二极管PD，在背部栅极和源极端子ST之间存在pn结二极管PND。
这里，将漏极端子DT、源极端子ST、栅极端子GT各自的电压设为漏极电压Vd、源极电压Vs、栅极电压Vg，将背部栅极的电压设为背部栅极电压Vbg。
就实施方式1的半导体装置100而言，使源极电极6仅与杂质区域4即源极区域接触，能够得到由杂质区域4和杂质区域3a的pn结形成的pn结二极管PND。
另一方面，由于寄生npn晶体管PT的基极和发射极即杂质区域3a和杂质区域4没有短路，因此寄生npn晶体管PT有可能进行动作，但就寄生npn晶体管的发射极电流Ie及集电极电流Ic而言，由于缩短了杂质区域3a的寿命以使得Ic/Ie小于或等于1/1000(Ic/Ie≤1/1000)，因此能够抑制寄生npn晶体管进行动作这一情况。
在寿命的控制中，在由硅(Si)构成的Si半导体装置的情况下，举出由向杂质区域3a的铂扩散、金扩散、电子束照射、质子照射及氦照射等造成的向晶体内的缺陷的形成。
铂及金其本身停留于Si中，从而具有使电子和空穴高效地复合的能级。因此，通常在Si表面将铂或金溅射得薄，在800～900℃使其扩散至Si中。
由于电子、质子、氦并非是其本身停留于Si中，而是以高能量打入Si中，因此在Si中停止时会以一定比例在Si晶体形成损伤(缺陷)。该缺陷的能级起到使电子和空穴复合的作用。
另外，在SiC半导体装置的情况下，通过注入1×1013～1×1014cm-2的剂量的铝(Al)而形成杂质区域3a，进行1600～1800℃的激活退火，从而能够得到成为Ic/Ie≤1/1000的寿命。
激活退火是指将通过离子注入导入的掺杂剂电激活的处理，在加热中使用高频感应加热、红外灯加热、电子冲击加热等。
此外，杂质区域3a中的短寿命的区域可以在杂质区域3a中局部地形成，也可以形成于杂质区域3a整体。
<动作>
接着，使用图11～图13对半导体装置100的动作进行说明。此外，在图11～图13中，为了方便而省略了寄生npn晶体管。
在图11中，栅极电压Vg及源极电压Vs为0V，漏极电压Vd为+V，半导体装置100内的MOS晶体管处于断开状态。这里，成为在背部栅极和漏极端子DT之间存在结电容a，在背部栅极和源极端子ST之间存在结电容b，在漏极端子DT和源极端子ST之间串联连接有结电容a和结电容b的状态，在图11中还示出结电容a和结电容b的串联连接。
这里，在漏极电压Vd变化至负侧，漏极电压Vd向将正向偏置施加于寄生二极管PD的方向变化的情况下，如图11至图12所示各部分的电压产生变化，从图11向图12，漏极电压Vd降低，但这里结电容a和结电容b成为串联连接的状态，结电容a的电位差降低，相应地，在结电容a积蓄的电荷移动至结电容b。因此，背部栅极电压Vbg也降低。
图12示出栅极电压Vg及源极电压Vs为0V，漏极电压Vd为-V，背部栅极电压Vbg为-α的状态，直至结电容a变化为正向偏置为止下面的数学式(1)的关系成立。
α≥V…(1)
在图12中，漏极端子DT的相对电位为α-V，背部栅极的相对电位为0V，栅极端子GT及源极端子ST的相对电位为α。
根据各部分的相对电位，如果将背部栅极偏置效果的系数设为β(0<β≤1)，将使MOS晶体管接通的栅极电压的阈值设为Vth，则如果满足下面的数学式(2)的关系则MOS晶体管成为接通状态，以与通常相反的方向，电流从源极端子ST向漏极端子DT流动。
α≥Vth+β(α-V)…(2)
因此，用于将MOS晶体管接通的电压V的条件能够由下面的数学式(3)表示。
V≥{Vth-α(1-β)}/β…(3)
这里，由于数学式(3)的右边第二项越小条件越严格，因此如果使用数学式(1)而用V置换α，则能够由下面的数学式(4)表示。
V≥Vth…(4)
因此，通过数学式(1)，α能够由下面的数学式(5)表示。
α≥Vth…(5)
这样，如果漏极电压Vd比-Vth低，则MOS晶体管自动成为接通状态，电流经由半导体装置100的沟道流动，因此与寄生二极管PD被正向偏置而流动电流的情况相比，从杂质区域3a向外延层2的空穴注入受到抑制。
为了pn结二极管PND的结耐压的提高，想到使杂质区域3a的浓度降低且形成得更深以使得在耐压保持状态下从杂质区域3a和外延层2之间的pn结向杂质区域3a内部延伸的耗尽层不到达杂质区域4，或由SiC等宽带隙半导体构成半导体装置100。
此外，如果从图12的状态起，施加电压使得漏极电压Vd成为正偏置，则成为通过pn结二极管PND的结电容b对结电容a进行充电的动作，如图13所示背部栅极电压Vbg上升至寄生二极管PD的正向偏置电压Vf，作为相反的背部栅极偏置效果，阈值Vth降低。
如以上说明的那样，就实施方式1的半导体装置100而言，通过将pn结二极管PND的结耐压设为大于或等于Vth，从而如果漏极电压Vd比-Vth低，则MOS晶体管自动成为接通状态，电流经由半导体装置100的沟道流动，因此对从杂质区域3a向外延层2的空穴注入进行抑制。因此，在MOS晶体管变化为图11的状态，寄生二极管PD再次恢复为反向偏置时，对空穴瞬时逆流而产生能量损耗进行抑制。另外，在源极和背部栅极间存在寄生电阻的情况下，在寄生npn晶体管PT的发射极-基极间也没有产生正向偏置，防止了寄生npn晶体管PT成为接通状态。因此，在半导体装置100构成逆变器的情况下，能够防止寄生npn晶体管PT成为接通状态，避免电源短路的产生。
<实施方式2>
图14是表示本发明涉及的实施方式2的半导体装置100A的结构的剖视图。如图14所示，就半导体装置100A而言，在源极电极6的下部存在局部地没有设置杂质区域4的区域，在该处存在杂质区域3a，源极电极6直接与杂质区域3a接触。此外，在图14中，对与使用图8说明过的半导体装置100相同的结构标注相同的符号，省略重复的说明。
图15是从源极电极6侧观察半导体装置100A的情况下的俯视图的一个例子，为了方便而省略了栅极电极5及源极电极6，用虚线示出源极电极6的轮廓。图15中的A-A线的矢向剖视图与图8对应，B-B线的矢向剖视图与图14对应。
针对实施方式1的半导体装置100进行了如下说明，即，如图11所示，结电容a和结电容b成为串联连接的状态，漏极电压Vd降低，结电容a的电位差降低，相应地，在结电容a积蓄的电荷移动至结电容b，因此背部栅极电压Vbg降低。
但是，如果相对于杂质区域4，杂质区域3a的电位即背部栅极电压Vbg降低过多，则由于背部栅极偏置效果，有效的阈值Vth变高，如果为了使该状态的MOS晶体管接通而施加大于或等于规格上限值的栅极电压Vg，则有可能导致栅极绝缘膜OX的劣化及绝缘破坏。
相反，如果杂质区域3a的电位上升，则对于pn结二极管PND而言成为正向偏置电压，MOS晶体管的电流增加。该正向偏置电压被钳位为pn结二极管PND的正向偏置电压Vf而受到限制，但由于相反的背部栅极偏置效果，有效的阈值Vth降低。这样，如果背部栅极电压Vbg过高，则接通状态下的电流过度地增加，电源短路时的允许时间降低，另外，有可能导致由背部栅极电压Vbg的变动造成的电流变化所引起的MOS晶体管的动作不稳定。
因此，就实施方式2的半导体装置100A而言，为了对上述背部栅极电压Vbg的变动进行抑制，采用替代pn结二极管PND而附加电阻的结构。
图16是半导体装置100A的等价电路图。如图16所示，替代MOS晶体管的背部栅极和源极端子ST间的pn结二极管PND而附加了接触电阻CR。即，如图14所示，在源极电极6的下部形成局部地没有设置杂质区域4的区域，在该处设置源极电极6直接与杂质区域3a接触的连接部。由此，在该连接部处，替代pn结二极管PND而在杂质区域3a附加与源极电极6之间的接触电阻。
通过采用这样的结构，能够抑制背部栅极电压Vbg降低过多以及变得过高，能够避免栅极绝缘膜OX的劣化及绝缘破坏，能够对由背部栅极电压Vbg的变动造成的电流变化所引起的MOS晶体管的动作不稳定、电源短路时的允许时间降低进行抑制。
此外，在图15中，在将源极电极6及杂质区域4形成为条带状的情况下，局部地设置没有设置杂质区域4的区域，但源极电极6及杂质区域4的俯视形状并不限于此。例如，也可以如图17所示，设为源极电极6及杂质区域4的俯视形状为四边形的四边形图案的元件(cell)构造，另外，还可以如图18所示，在组合了多个四边形图案的元件的结构中，设为如下结构，即，配置局部地没有设置杂质区域4的元件、并非这样的元件。
另外，如图19所示，也可以设为如下结构，即，在衬底1之上的一部分设置与作为背部栅极的杂质区域3a直接接触的焊盘CP，在设置于杂质区域4之上的源极电极6和焊盘CP之间***外置电阻ER。作为外置电阻ER，例如，能够使用对杂质浓度进行调整而得到规定的电阻值的多晶硅。
此外，在图15、图17及图18中，说明了在没有设置杂质区域4的区域存在杂质区域3a，但也可以在该杂质区域3a的表面设置杂质浓度更高的p型的杂质区域，改善与源极电极6及焊盘CP的欧姆接触电阻。
<实施方式3>
图20是表示本发明涉及的实施方式3的半导体装置100B的结构的剖视图。如图20所示，就半导体装置100B而言，源极电极61由与杂质区域3a之间形成肖特基结的肖特基电极构成，成为源极电极61直接与杂质区域3a接触的结构。
图21是半导体装置100B的等价电路图。如图21所示，在MOS晶体管的背部栅极和源极端子ST之间形成有肖特基二极管SD。在该情况下，由于杂质区域3a为p型半导体区域，因而成为阳极，源极电极61成为阴极。
由于肖特基二极管的正向偏置电压Vf比pn结二极管的正向偏置电压Vf低，因此能够通过肖特基二极管SD的正向偏置电压Vf对背部栅极电压Vbg的上升进行钳位。此外，肖特基二极管的正向偏置电压Vf为pn结二极管的正向偏置电压Vf的二分之一至三分之二左右。
因此，能够对背部栅极电压Vbg的上升进行抑制，能够对由背部栅极电压Vbg的变动造成的电流变化所引起的MOS晶体管的动作不稳定、电源短路时的允许时间降低进行抑制。
此外，如果漏极电压Vd比-Vth低，则MOS晶体管自动成为接通状态，电流经由半导体装置100B的沟道流动，因此与寄生二极管PD被正向偏置而流动电流的情况相比，从杂质区域3a向外延层2的空穴注入受到抑制。
另外，对于寄生npn晶体管的发射极电流Ie及集电极电流Ic，以使得Ic/Ie小于或等于1/1000(Ic/Ie≤1/1000)的方式缩短杂质区域3a的寿命，对寄生npn晶体管的动作进行抑制。此外，作为源极电极61，如果在杂质区域3a的表面形成有钛(Ti)的硅化物，则Al-Si、Al-Si-Cu(铜)、Al-Cu、W(钨)等，只要是在半导体装置的制造中使用的电极材料就能够使用。此外，实施方式1及2的源极电极6也能够由Al-Si、Al-Si-Cu、Al-Cu及W形成。
图22是从源极电极61侧观察半导体装置100B的情况下的俯视图的一个例子，为了方便而省略了栅极电极5及源极电极61，用虚线示出源极电极61的轮廓。如图22所示，源极电极61及杂质区域4形成为条带状，源极电极61在没有设置杂质区域4的部分，直接与条带状的杂质区域3a接触。
此外，源极电极61、杂质区域4及杂质区域3a的俯视形状并不限于此。例如，也可以如图23所示，设为源极电极61、杂质区域4及杂质区域3a的俯视形状为四边形的四边形图案的元件构造，另外，还可以如图24所示，在组合了多个四边形图案的元件的结构中，设为如下结构，即，配置局部地没有设置杂质区域4的元件、并非这样的元件。
另外，还存在替代图19所示的外置电阻ER，设置外置的肖特基二极管的方法。在该情况下，能够设为在衬底1之上的一部分设置与作为背部栅极的杂质区域3a直接接触的焊盘，在焊盘和源极电极之间***肖特基二极管的结构。
<实施方式4>
图25是表示本发明涉及的实施方式4的半导体装置100C的结构的剖视图。如图25所示，就半导体装置100C而言，在源极电极6的下部存在局部地没有设置杂质区域4的区域，在该处存在杂质区域3a，在杂质区域3a之上设置有由带隙比杂质区域3a窄的材料构成、包含n型杂质的窄带隙层9。此外，优选窄带隙层9的n型杂质的杂质浓度比杂质区域4高。而且，以与窄带隙层9接触，并且与杂质区域4接触的方式设置源极电极6。此外，只要设置为窄带隙层9与杂质区域4也接触，则也可以是源极电极6与杂质区域4不接触的结构。
图26是半导体装置100C的等价电路图。如图26所示，在MOS晶体管的背部栅极和源极端子ST之间形成有低正向偏置二极管LD。低正向偏置二极管LD是杂质区域3a为阳极，窄带隙层9为阴极的pn结二极管。
这里，在半导体装置100C是将衬底1设为SiC衬底的SiC半导体装置的情况下，窄带隙层9能够由Si层形成，在该情况下，低正向偏置二极管LD的正向偏置电压Vf为Si半导体装置中的pn结的正向偏置电压即0.6V左右。此外，由于SiC半导体装置中的pn结的正向偏置电压为2.7V左右，因此能够对背部栅极电压Vbg的上升进行抑制，能够对由背部栅极电压Vbg的变动造成的电流变化所引起的MOS晶体管的动作不稳定、电源短路时的允许时间降低进行抑制。
此外，如果漏极电压Vd比-Vth低，则MOS晶体管自动成为接通状态，电流经由半导体装置100C的沟道流动，因此与寄生二极管PD被正向偏置而流动电流的情况相比，从杂质区域3a向外延层2的空穴注入受到抑制。
另外，就寄生npn晶体管的发射极电流Ie及集电极电流Ic而言，以使得Ic/Ie小于或等于1/1000(Ic/Ie≤1/1000)的方式缩短杂质区域3a的寿命，对寄生npn晶体管的动作进行抑制。
此外，作为从源极电极6侧观察半导体装置100C的情况下的俯视形状，例如，能够采用与图15所示的半导体装置100A的俯视形状相同的结构，在将源极电极6及杂质区域4形成为条带状的情况下，设为局部地设置没有设置杂质区域4的区域，在该区域的杂质区域3a之上设置了窄带隙层9的结构即可。
源极电极6及杂质区域4的俯视形状并不限于此，例如，也可以与图17所示的半导体装置100A的俯视形状相同地，设为源极电极6及杂质区域4的俯视形状为四边形的四边形图案的元件构造，另外，还可以如图18所示，在组合了多个四边形图案的元件的结构中，设为如下结构，即，配置局部地没有设置杂质区域4的元件、并非这样的元件。
另外，还存在替代图19所示的外置电阻ER，设置外置的低正向偏置二极管的方法。在该情况下，能够设为如下结构，即，在衬底1之上的一部分设置与作为背部栅极的杂质区域3a直接接触的焊盘，作为低正向偏置二极管在焊盘和源极电极之间***Si的pn结二极管。
这里，在半导体装置100C为将衬底1设为Si衬底的Si半导体装置的情况下，也可以替代设置窄带隙层9，而如图27所示，设置注入了IV族元素的窄带隙区域91。通过将IV族元素注入至Si半导体层中，从而Si半导体层中的注入区域处的晶格间距变宽，形成带隙比Si半导体层窄的半导体。此外，作为IV族元素，例如能够使用Ge(锗)。窄带隙区域91在厚度方向将杂质区域4贯穿，形成至到达杂质区域3a中的深度。
在该情况下，杂质区域3a为阳极、杂质区域4为阴极的pn结二极管由于窄带隙区域91的存在而成为低正向偏置二极管，等价电路与图26相同。
<实施方式5>
图28是表示本发明涉及的实施方式5的半导体装置100D的结构的剖视图。如图28所示，就半导体装置100D而言，在杂质区域3a内，以被杂质区域4夹着的方式设置包含p型杂质的杂质区域3b(第三杂质区域)，利用杂质区域3b和杂质区域4之间的pn结形成低耐压的电压钳位用二极管。此外，杂质区域3b的杂质浓度比杂质区域3a的浓度高。此外，优选杂质区域3b的p型杂质的杂质浓度比杂质区域3a高。
另外，在图28的例子中杂质区域3b及杂质区域4的俯视形状为条带状，源极电极6设置为分别与杂质区域3b的两侧的杂质区域4连接。
图29是半导体装置100D的等价电路图。如图29所示，在MOS晶体管的背部栅极和源极端子ST之间形成有电压钳位用二极管CD。电压钳位用二极管CD是杂质区域3b为阳极，杂质区域4为阴极的pn结二极管。
电压钳位用二极管CD具有与实施方式1的半导体装置100的pn结二极管PND相同的功能，但就半导体装置100而言，在漏极电压Vd向对寄生二极管PD施加正向偏置的方向变化的情况下，背部栅极电压Vbg降低，该降低由于pn结二极管PND的pn结耐压而停止。但是，如果该pn结耐压过高，则有效的阈值Vth变高，为了使该状态的MOS晶体管接通而需要大于或等于规格上限值的栅极电压Vg。
如果有效的阈值Vth过高，则为了使该状态的MOS晶体管接通而施加大于或等于规格上限值的栅极电压Vg，进而有可能产生由背部栅极电压Vbg过低造成的栅极绝缘膜OX的劣化及绝缘破坏。
另一方面，就半导体装置100D而言，通过替代pn结二极管PND而设置低耐压的电压钳位用二极管CD，从而背部栅极电压Vbg的降低由于电压钳位用二极管CD的pn结耐压而停止，能够对有效的阈值Vth不必要地变高进行抑制。
此外，如果漏极电压Vd比-Vth低，则MOS晶体管自动成为接通状态，电流经由半导体装置100D的沟道流动，因此与寄生二极管PD被正向偏置而流动电流的情况相比，从杂质区域3a向外延层2的空穴注入受到抑制。
另外，就寄生npn晶体管的发射极电流Ie及集电极电流Ic而言，以使得Ic/Ie小于或等于1/1000(Ic/Ie≤1/1000)的方式缩短杂质区域3a的寿命，对寄生npn晶体管的动作进行抑制。
此外，电压钳位用二极管CD的钳位电压即pn结耐压至少大于或等于MOS晶体管的阈值Vth，且小于或等于栅极最大电压。例如，在MOS晶体管的栅极驱动电压为15V的情况下，能够施加于栅极电极5的最大电压即栅极最大电压多为24V，因此在该情况下设为小于或等于24V，具体的值是考虑背部栅极电压Vbg的稳定性和MOS晶体管的接通动作的平衡而设定的。
如果杂质区域3b及杂质区域4的杂质浓度变高，则电压钳位用二极管CD的pn结耐压降低，例如，在半导体装置100D为Si半导体装置的情况下，在杂质区域3b的杂质浓度为1×1017cm-3的情况下，pn结耐压计算为11V左右，在杂质区域3b的杂质浓度为1×1018cm-3的情况下，pn结耐压计算为3V左右。
此外，就半导体装置100D而言，在杂质区域3a和杂质区域4之间也形成pn结二极管，但由于背部栅极电压Vbg由pn结耐压的低者决定，因此无视杂质区域3a和杂质区域4之间的pn结二极管的存在，在图29中也省略了图示。
在图28中，电压钳位用二极管CD是利用杂质区域3b和杂质区域4之间的pn结而设置的，但如图30所示，也可以设为设置与杂质区域3a接触的电极11，在源极电极6和电极11之间***外置的电压钳位用二极管ED的结构。
另外，还存在替代图19所示的外置电阻ER，设置外置的电压钳位用二极管的方法。在该情况下，能够设为在衬底1之上的一部分设置与作为背部栅极的杂质区域3a直接接触的焊盘，在焊盘和源极电极之间***电压钳位用二极管的结构。
<实施方式6>
图31是表示本发明涉及的实施方式6的半导体装置100E的结构的剖视图。如图31所示，就半导体装置100E而言，在杂质区域3a内，以被杂质区域4包围的方式设置包含p型杂质的杂质区域8(第三杂质区域)，使由杂质区域3a和杂质区域4的pn结形成的pn结二极管的结电容大。此外，虽然省略了图示，但局部地去除杂质区域8之下的杂质区域4，设置杂质区域8与杂质区域3a接触的部分。
就实施方式5的半导体装置100D而言，以被杂质区域4夹着的方式设置P+的杂质区域3b而形成了低耐压的电压钳位用二极管，但就半导体装置100E而言，杂质区域8是以被杂质区域4包围的方式形成的。因此，杂质区域4及杂质区域8之间的pn结二极管(第一pn结二极管)的pn结面积、及杂质区域4和杂质区域3a之间的pn结二极管(第二pn结二极管)的pn结面积增加，得到结电容大的pn结二极管。
图32是半导体装置100E的等价电路图。如图32所示，在半导体装置100E的背部栅极和源极端子ST之间形成有结电容大的pn结二极管HD。pn结二极管HD包含上述第一pn结二极管和第二pn结二极管。就pn结二极管HD而言，杂质区域8为阳极，杂质区域4为阴极。
在该位置形成二极管这一点与实施方式1的半导体装置100相同，但就半导体装置100而言，在漏极电压Vd向将正向偏置施加于寄生二极管PD的方向变化的情况下，背部栅极电压Vbg降低，但该降低由于pn结二极管PND的pn结耐压而停止。但是，如果该pn结耐压过高，则有效的阈值Vth变高，为了使该状态的MOS晶体管接通而需要大于或等于规格上限值的栅极电压Vg。
相反，在漏极电压Vd向将正向偏置施加于pn结二极管PND的方向变化的情况下，MOS晶体管的电流增加。该正向偏置电压被钳位为pn结二极管PND的正向偏置电压Vf而受到限制，但由于相反的背部栅极偏置效果，有效的阈值Vth降低。这样，如果背部栅极电压Vbg过高，则接通状态下的电流过度地增加，电源短路时的允许时间降低。另外，有可能导致由背部栅极电压Vbg的变动造成的电流变化所引起的MOS晶体管的动作不稳定。
另外，如果有效的阈值Vth过高，则为了使该状态的MOS晶体管接通而施加大于或等于规格上限值的栅极电压Vg，进而有可能导致由背部栅极电压Vbg过低造成的栅极绝缘膜OX的劣化及绝缘破坏。
另一方面，就半导体装置100E而言，通过使pn结二极管HD的结电容增大，从而能够对背部栅极电压Vbg降低过多以及变得过高进行抑制，能够避免栅极绝缘膜OX的劣化及绝缘破坏，另外，能够对由背部栅极电压Vbg的变动造成的电流变化所引起的MOS晶体管的动作不稳定、电源短路时的允许时间降低进行抑制。
此外，如果漏极电压Vd比-Vth低，则MOS晶体管自动成为接通状态，电流经由半导体装置100E的沟道流动，因此与寄生二极管PD被正向偏置而流动电流的情况相比，从杂质区域3a向外延层2的空穴注入受到抑制。
另外，就寄生npn晶体管的发射极电流Ie及集电极电流Ic而言，以使得Ic/Ie小于或等于1/1000(Ic/Ie≤1/1000)的方式缩短杂质区域3a的寿命，对寄生npn晶体管的动作进行抑制。
如果使pn结二极管的结电容增大，则在结电容积蓄的电荷Q变大。如果将结电容设为C，将结电容的电极间电压设为V，则由Q＝CV表示，电流为dQ/dt，因此如果结电容变大，则电压V的变化受到抑制。
此外，就实施方式5的半导体装置100D而言，以被杂质区域4夹着的方式设置P+的杂质区域3b而形成了低耐压的电压钳位用二极管，但在设置电压钳位用二极管的情况下，也由于多个pn结二极管并联连接于杂质区域3a和杂质区域4之间，因此使pn结二极管的结电容增大，在这一点上与半导体装置100E相同。
在图31中，为了使pn结二极管的结电容增大，设置杂质区域8，利用杂质区域8和杂质区域4之间的pn结，但也可以如图33所示，设为设置与杂质区域3a接触的电极11，在源极电极6和电极11之间***外置的电容器EC的结构。
<实施方式7>
图34是表示本发明涉及的实施方式7的半导体装置100F的结构的剖视图。如图34所示，就半导体装置100F而言，成为向图8所示的实施方式1的半导体装置100附加了MOS电容的结构。
即，在外延层2的上层部设置与杂质区域3a不同的杂质区域3a，在其上层部设置杂质区域4。在该杂质区域4处，以将栅极绝缘膜OX夹在中间的方式设置栅极电极5，构成MOS晶体管构造。该栅极电极5连接于电极11，该电极11是以与作为MOS晶体管的背部栅极的杂质区域3a接触的方式设置的。另外，在构成MOS晶体管构造的杂质区域4之上形成源极电极6，该源极电极6与MOS晶体管的源极电极6短路，MOS电容为附加于实施方式1所示的半导体装置100的MOS晶体管的结构。
图35是半导体装置100F的等价电路图。如图35所示，在半导体装置100F的背部栅极和源极端子ST之间形成pn结二极管PND，并且MOS电容MC与pn结二极管PND并联地连接。
就实施方式1的半导体装置100而言，在漏极电压Vd向将正向偏置施加于寄生二极管PD的方向变化的情况下，背部栅极电压Vbg降低，但该降低由于pn结二极管PND的pn结耐压而停止。但是，如果该pn结耐压过高，则有效的阈值Vth变高，为了使该状态的MOS晶体管接通而需要大于或等于规格上限值的栅极电压Vg。
相反，在漏极电压Vd向将正向偏置施加于pn结二极管PND的方向变化的情况下，MOS晶体管的电流增加。该正向偏置电压被钳位为pn结二极管PND的正向偏置电压Vf而受到限制，但由于相反的背部栅极偏置效果，有效的阈值Vth降低。这样，如果背部栅极电压Vbg过高，则接通状态下的电流过度地增加，电源短路时的允许时间降低。另外，有可能导致由背部栅极电压Vbg的变动造成的电流变化所引起的MOS晶体管的动作不稳定。
另外，如果有效的阈值Vth过高，则为了使该状态的MOS晶体管接通而施加大于或等于规格上限值的栅极电压Vg，进而有可能导致由背部栅极电压Vbg过低造成的栅极绝缘膜OX的劣化及绝缘破坏。
另一方面，就半导体装置100E而言，通过附加的MOS电容MC，能够对背部栅极电压Vbg降低过多以及变得过高进行抑制，能够避免栅极绝缘膜OX的劣化及绝缘破坏，另外，能够对由背部栅极电压Vbg的变动造成的电流变化所引起的MOS晶体管的动作不稳定、电源短路时的允许时间降低进行抑制。其理由与实施方式6的通过使pn结二极管的结电容增大而能够对背部栅极电压Vbg的变动进行抑制的理由相同。
另外，在图34中，通过形成MOS晶体管构造，从而附加了MOS电容，但也可以如图33所示，设为***外置的电容器EC的结构。
<实施方式8>
图36是表示本发明涉及的实施方式8的半导体装置100G的结构的剖视图。如图36所示，半导体装置100G在图8所示的实施方式1的半导体装置100的基础上，在杂质区域3a的上层部，设置与连接有源极电极6的杂质区域4(第一区域)不同的杂质区域4(第二区域)，以从该杂质区域4之上跨至杂质区域3a之上的方式设置短路电极13。此外，短路电极13是为了将杂质区域4和杂质区域3a短路而设置的。
图37是半导体装置100G的等价电路图。如图37所示，在MOS晶体管的背部栅极和源极端子ST之间形成pn结二极管PND，并且与pn结二极管PND并联地追加了将发射极-基极间短路的npn晶体管T1。
通过采用这样的结构，在将负偏置施加于背部栅极的情况下，通过杂质区域4之间的击穿电压而使负偏置受到钳位，对背部栅极电压Vbg的降低进行抑制。
就实施方式1的半导体装置100而言，在漏极电压Vd向将正向偏置施加于寄生二极管PD的方向变化的情况下，背部栅极电压Vbg降低，但该降低由于pn结二极管PND的pn结耐压而停止。但是，如果该pn结耐压过高，则有效的阈值Vth变高，为了使该状态的MOS晶体管接通而需要大于或等于规格上限值的栅极电压Vg。
另一方面，就半导体装置100G而言，由于通过杂质区域4之间的击穿对背部栅极电压Vbg的降低进行抑制，因此能够对有效的阈值Vth变得过高进行抑制，避免由施加大于或等于规格上限值的栅极电压Vg造成的栅极绝缘膜OX的劣化及绝缘破坏。
另外，在图36中，设为在共通的杂质区域3a的上层部设置了2个杂质区域4的结构，但也可以设为将与短路电极13连接的杂质区域4和与源极电极6连接的杂质区域4设置于不同的杂质区域3a，将杂质区域3a之间短路的结构。
<实施方式9>
图38是表示本发明涉及的实施方式9的半导体装置100H的结构的剖视图。如图38所示，半导体装置100H在图8所示的实施方式1的半导体装置100的基础上，在杂质区域3a的上层部设置与连接有源极电极6的杂质区域4(第一区域)不同的杂质区域4(第二区域)，以从该杂质区域4之上跨至杂质区域3a之上的方式设置短路电极13。而且，通过以横跨2个杂质区域4的端缘部之间的方式，以将栅极绝缘膜OX夹在中间的方式形成栅极电极5，从而附加MOS晶体管。此外，附加的MOS晶体管的栅极电极5与半导体装置100H的栅极电极5短路。
通过采用这样的结构，在背部栅极电压Vbg降低的状况下，由于在附加的MOS晶体管的栅极，相对地施加与降低后的背部栅极电压Vbg相同值的正偏置，因此如果附加的MOS晶体管的栅极电压达到阈值，则附加的MOS晶体管成为接通状态。这样，如果栅极电压试图进一步变大，则会流过大的电流，因此背部栅极电压Vbg的变动被抑制在阈值附近，能够避免栅极绝缘膜OX的劣化及绝缘破坏，另外，能够对由背部栅极电压Vbg的变动造成的电流变化所引起的MOS晶体管的动作不稳定、电源短路时的允许时间降低进行抑制。
另外，如使用图12说明的那样，如果漏极电压Vd降低而变为负偏置，则背部栅极电压Vbg也降低而变为一定程度的负偏置。这是因为杂质区域3a变为浮置的缘故，即使以该状态将栅极端子GT恢复为0V，背部栅极的负偏置也会残留下来。如果背部栅极的负偏置残留下来，则会由于背部栅极偏置效果使实质的阈值上升。
另一方面，就半导体装置100H而言，如果通过同步整流动作将栅极端子GT正偏置，则追加的MOS晶体管也变为接通状态，杂质区域3a与杂质区域4经由短路电极13短路。因此，在完成了同步整流后，背部栅极偏置效果消失。因此，即使在同步整流后将附加的MOS晶体管断开，背部栅极偏置效果也会消除，因此能够避免空穴注入抑制效果的降低。
<实施方式10>
图39是表示本发明涉及的实施方式10的半导体装置100I的结构的剖视图。图39所示的半导体装置100I是将图8所示的实施方式1的半导体装置100应用于沟槽型的半导体装置。
如图39所示，半导体装置100I在外延层2的上层部形成p型的杂质区域3a，另外，在杂质区域3a的上层部形成n型的杂质区域4，在这些方面与半导体装置100相同，但以与杂质区域3a及杂质区域4的侧面接触的方式设置有从外延层2的最表面到达超过杂质区域3a的底面的深度的沟槽TR。而且，以覆盖沟槽TR的内表面的方式设置栅极绝缘膜OX，在由栅极绝缘膜OX覆盖的沟槽TR内填充了栅极电极5。除此以外，对与半导体装置100相同的结构标注相同的标号，省略重复的说明。
这样，对于沟槽型的半导体装置，也构成为使源极电极6仅与杂质区域4接触，但就寄生npn晶体管的发射极电流Ie及集电极电流Ic而言，也缩短杂质区域3a的寿命以使得Ic/Ie小于或等于1/1000，因此能够抑制寄生npn晶体管进行动作。另外，通过将pn结二极管的结耐压设为大于或等于Vth，如果漏极电压Vd比-Vth低，则半导体装置100I自动成为接通状态，电流经由半导体装置100I的沟道流动，因此从杂质区域3a向外延层2的空穴注入受到抑制。因此，半导体装置100I的寄生二极管PD在从正向偏置再次恢复为反向偏置时，对空穴瞬时逆流而产生能量损耗进行抑制。另外，在源极和背部栅极间存在寄生电阻的情况下，在寄生npn晶体管的发射极-基极间也没有产生正向偏置，防止了寄生npn晶体管成为接通状态。因此，在半导体装置100I构成逆变器的情况下，能够防止寄生npn晶体管成为接通状态，避免电源短路的产生。
此外，也可以在沟槽TR的底部设置用于防止沟槽底部的栅极绝缘膜OX的绝缘破坏的p型杂质区域，沿沟槽TR的侧面设置用于将该杂质区域与杂质区域3a短路的p型的杂质区域。
就以上说明过的实施方式1～10而言，将衬底1设为Si衬底或SiC衬底，但也可以是GaN衬底等半导体衬底，另外，也可以是在Si衬底、SiC衬底、GaN衬底等半导体衬底之上形成多层的外延层后，通过机械或化学或其它方法去除半导体衬底，仅留下外延层的结构。在该情况下，能够将衬底1改称为以比较高的浓度包含n型杂质的半导体层。
此外，本发明可以在其发明的范围内将各实施方式自由地组合，对各实施方式适当进行变形、省略。

Claims (10)

1.一种半导体装置，其具有MOS晶体管、寄生晶体管、寄生二极管以及pn结二极管，
该MOS晶体管具有：
第一导电型的第一半导体层；
第一导电型的第二半导体层，其设置于所述第一半导体层的第一主面之上，第一导电型的杂质浓度比所述第一半导体层低；
第二导电型的第一杂质区域，其设置于所述第二半导体层的上层部；
第一导电型的第二杂质区域，其设置于所述第一杂质区域的上层部；
栅极电极，其设置为至少与所述第一杂质区域和所述第二半导体层以将栅极绝缘膜夹在中间的方式相对；
第一主电极，其设置为至少一部分与所述第二杂质区域连接，该第一主电极与所述第一杂质区域不直接接触；以及
第二主电极，其连接于所述第一半导体层的与设置有所述第一主电极的一侧相反侧的第二主面，
该寄生晶体管构成为，将所述第二杂质区域作为发射极，将所述第一半导体层及所述第二半导体层作为集电极，将所述第一杂质区域作为基极，
该寄生二极管构成为，将所述第一杂质区域作为阳极，将所述第一半导体层及所述第二半导体层作为阴极，
该pn结二极管构成为，将所述第一杂质区域作为阳极，将所述第二杂质区域作为阴极，
所述寄生晶体管的集电极电流相对于发射极电流的比例小于或等于1/1000，
所述pn结二极管的结耐压大于或等于使所述MOS晶体管接通的栅极电压的阈值。
2.根据权利要求1所述的半导体装置，其中，
所述第一主电极设置为具有经由电阻而与所述第一杂质区域连接的连接部。
3.根据权利要求2所述的半导体装置，其中，
就所述第一主电极的所述连接部而言，
所述第一主电极与所述第一杂质区域直接接触，
所述电阻由接触电阻构成。
4.根据权利要求1所述的半导体装置，其中，
还具有MOS电容，该MOS电容设置于所述第一主电极与所述第一杂质区域之间。
5.根据权利要求1所述的半导体装置，其中，
所述第二杂质区域具有：
第一区域，其与所述第一主电极连接；以及
第二区域，其是与所述第一区域分离地设置的，
该半导体装置还具有短路电极，该短路电极设置于所述第二区域之上及所述第一杂质区域之上，将所述第二区域和所述第一杂质区域短路。
6.根据权利要求5所述的半导体装置，其中，
所述栅极电极还以将所述栅极绝缘膜夹在中间的方式设置在所述第一区域及第二区域的端缘部之间。
7.根据权利要求1所述的半导体装置，其中，
所述栅极电极以将所述栅极绝缘膜夹在中间的方式设置在以与所述第一杂质区域及第二杂质区域的侧面接触，到达超过所述第一杂质区域的底面的深度的方式设置于所述第二半导体层的沟槽内。
8.一种半导体装置，其具有MOS晶体管、寄生晶体管、寄生二极管以及肖特基二极管，
该MOS晶体管具有：
第一导电型的第一半导体层；
第一导电型的第二半导体层，其设置于所述第一半导体层的第一主面之上，第一导电型的杂质浓度比所述第一半导体层低；
第二导电型的第一杂质区域，其设置于所述第二半导体层的上层部；
第一导电型的第二杂质区域，其设置于所述第一杂质区域的上层部；
栅极电极，其设置为至少与所述第一杂质区域和所述第二半导体层以将栅极绝缘膜夹在中间的方式相对；
第一主电极，其至少一部分与所述第二杂质区域连接，至少一部分与所述第一杂质区域肖特基连接；以及
第二主电极，其连接于所述第一半导体层的与设置有所述第一主电极的一侧相反侧的第二主面，
该寄生晶体管构成为，将所述第二杂质区域作为发射极，将所述第一半导体层及所述第二半导体层作为集电极，将所述第一杂质区域作为基极，
该寄生二极管构成为，将所述第一杂质区域作为阳极，将所述第一半导体层及所述第二半导体层作为阴极，
该肖特基二极管构成为，将所述第一杂质区域作为阳极，将所述第一主电极作为阴极，
所述寄生晶体管的集电极电流相对于发射极电流的比例小于或等于1/1000，
所述肖特基二极管的二极管耐压大于或等于使所述MOS晶体管接通的栅极电压的阈值。
9.一种半导体装置，其具有MOS晶体管、寄生晶体管、寄生二极管以及pn结二极管，
该MOS晶体管具有：
第一导电型的第一半导体层；
第一导电型的第二半导体层，其设置于所述第一半导体层的第一主面之上，第一导电型的杂质浓度比所述第一半导体层低；
第二导电型的第一杂质区域，其设置于所述第二半导体层的上层部；
第一导电型的第二杂质区域，其设置于所述第一杂质区域的上层部；
栅极电极，其设置为至少与所述第一杂质区域和所述第二半导体层以将栅极绝缘膜夹在中间的方式相对；
第一导电型的窄带隙层，其至少一部分与所述第一杂质区域连接，该窄带隙层的带隙比所述第一杂质区域窄；
第一主电极，其设置为至少一部分与所述窄带隙层连接，该第一主电极与所述第一杂质区域不直接接触；以及
第二主电极，其连接于所述第一半导体层的与设置有所述第一主电极的一侧相反侧的第二主面，
该寄生晶体管构成为，将所述第二杂质区域作为发射极，将所述第一半导体层及所述第二半导体层作为集电极，将所述第一杂质区域作为基极，
该寄生二极管构成为，将所述第一杂质区域作为阳极，将所述第一半导体层及所述第二半导体层作为阴极，
该pn结二极管构成为，将所述第一杂质区域作为阳极，将所述窄带隙层作为阴极，
所述寄生晶体管的集电极电流相对于发射极电流的比例小于或等于1/1000，
所述pn结二极管的结耐压大于或等于使所述MOS晶体管接通的栅极电压的阈值。
10.一种半导体装置，其具有MOS晶体管、寄生晶体管、寄生二极管、第一pn结二极管以及第二pn结二极管，
该MOS晶体管具有：
第一导电型的第一半导体层；
第一导电型的第二半导体层，其设置于所述第一半导体层的第一主面之上，第一导电型的杂质浓度比所述第一半导体层低；
第二导电型的第一杂质区域，其设置于所述第二半导体层的上层部；
第一导电型的第二杂质区域，其设置于所述第一杂质区域的上层部；
第一导电型的第三杂质区域，其设置于所述第一杂质区域或所述第二杂质区域的上层部，至少一部分与所述第二杂质区域接触；
栅极电极，其设置为与所述第一杂质区域和所述第二半导体层以将栅极绝缘膜夹在中间的方式相对；
第一主电极，其设置为至少一部分与所述第二杂质区域连接，该第一主电极与所述第一杂质区域不直接接触；以及
第二主电极，其连接于所述第一半导体层的与设置有所述第一主电极的一侧相反侧的第二主面，
该寄生晶体管构成为，将所述第二杂质区域作为发射极，将所述第一半导体层及所述第二半导体层作为集电极，将所述第一杂质区域作为基极，
该寄生二极管构成为，将所述第一杂质区域作为阳极，将所述第一半导体层及所述第二半导体层作为阴极，
该第一pn结二极管构成为，将所述第三杂质区域作为阳极，将所述第二杂质区域作为阴极，
该第二pn结二极管构成为，将所述第一杂质区域作为阳极，将所述第二杂质区域作为阴极，
所述寄生晶体管的集电极电流相对于发射极电流的比例小于或等于1/1000，
所述第一pn结二极管的结耐压大于或等于使所述MOS晶体管接通的栅极电压的阈值，且小于或等于能够施加于所述MOS晶体管的所述栅极电极的最大电压。
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