CN111834441A - 半导体装置 - Google Patents

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Fuji Electric Co Ltd
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Abstract

提供作为在与主半导体元件同一半导体基板具备电流感测部的半导体装置而能够提高寄生二极管的反向恢复耐量的半导体装置。电流感测部(12)的单位单元配置于主无效区(1b)的感测有效区(12a)。在主无效区(1b)的除了感测有效区(12a)以外的感测无效区(12b)中，在半导体基板的正面的表面区域设置有包围感测有效区的周围的n‑型区域(32b)。在主无效区中设置于半导体基板的正面的表面区域的p型基区(34c)隔着n‑型区域而与感测有效区(12a)对置。p型基区固定在主半导体元件(11)的源极电位。半导体基板(10)的正面上的场绝缘膜在覆盖n‑型区域的部分(80b)中比剩余的部分(80a、80c)厚。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，作为控制高电压、大电流的功率半导体装置的构成材料，使用了硅(Si)。功率半导体装置有双极晶体管、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor：具备包含金属-氧化膜-半导体这3层结构的绝缘栅的MOS型场效应晶体管)等多种，这些可以根据用途区分使用。
例如，双极晶体管、IGBT与MOSFET相比电流密度高且能够大电流化，但是无法高速开关。具体而言，双极晶体管在数kHz程度的开关频率下的使用是极限，IGBT在数十kHz程度的开关频率下的使用是极限。另一方面，功率MOSFET虽然与双极晶体管、IGBT相比电流密度低且难以大电流化，但是能够进行达到数MHz程度的高速开关动作。
另外，MOSFET与IGBT不同，可以将由p型基区与n-型漂移区的pn结形成的寄生二极管作为用于保护该MOSFET的续流二极管使用。因此，在将MOSFET用作逆变器用设备的情况下，由于能够在不向MOSFET追加连接外置的续流二极管的情况下使用，所以在经济性方面也备受关注。
市面上对于兼具大电流和高速性的功率半导体装置的要求强烈，对IGBT、功率MOSFET的改良倾注全力，目前已经开发到几乎接近于材料极限。因此，从功率半导体装置的观点考虑，研究了代替硅的半导体材料，作为能够制作(制造)低导通电压、高速特性、高温特性优异的下一代功率半导体装置的半导体材料，碳化硅(SiC)备受关注。
另外，碳化硅是化学上非常稳定的半导体材料，带隙宽至3eV，即使在高温下也能够作为半导体而极其稳定地使用。另外，由于碳化硅的最大电场强度比硅大1个数量级以上，所以作为能够充分减小通态电阻的半导体材料备受期待。这样的碳化硅的特长是还具有带隙比其他的硅的带隙宽的半导体(以下称为宽带隙半导体)。
以使用碳化硅(SiC)的n沟道型MOSFET作为宽带隙半导体为例，对现有的半导体装置的结构进行说明。图16是表示从半导体基板的正面侧观察现有的半导体装置而得的布局的俯视图。在图16中，用不同的阴影表示感测有效区112a的p型基区134b和主无效区101b的p型基区134b’。图17、图18是表示图16的有源区的截面结构的截面图。
在图17中示出主有效区101a和电流感测部112的截面结构(切割线X101-X102-X103-X104-X105处的截面结构)。在图18中示出主有效区101a、感测有效区112a和温度感测部113的截面结构(切割线X101-X102、切割线X104-X105和切割线Y101-Y102处的截面结构)。
图16～图18所示的现有的半导体装置120在包含碳化硅的同一半导体基板110的有源区101具有主半导体元件111和用于保护、控制该主半导体元件111的1个以上的电路部。主半导体元件111为垂直型MOSFET，并由在有源区101的有效区(以下称为主有效区)101a相互邻接地配置的多个单位单元(功能单位：未图示)构成。
主半导体元件111的源极焊盘121a在主有效区101a中设置于半导体基板110的正面上。用于保护、控制主半导体元件111的电路部配置在有源区101中的除了主有效区101a以外的区域(以下称为主无效区)101b。在主无效区101b不配置主半导体元件111的单位单元。
主无效区101b的表面积比不具备用于保护、控制主半导体元件111的电路部的半导体装置(在主无效区仅配置有栅极焊盘的半导体装置)的主无效区宽。作为用于保护、控制主半导体元件111的电路部，例如可举出电流感测部112、温度感测部113、过电压保护部(未图示)和运算电路部(未图示)等高功能部。
电流感测部112是以比主半导体元件111的单位单元(元件的功能单位)的个数少的个数具备与主半导体元件111相同构成的单位单元的垂直型MOSFET。电流感测部112与主半导体元件111分离地配置。电流感测部112在与主半导体元件111相同的条件下动作，检测流到主半导体元件111的过电流(OC：Over Current)。
电流感测部112的单位单元配置于电流感测部112的电极焊盘(以下称为OC焊盘)122的正下方的一部分区域(以下称为感测有效区)112a。OC焊盘122的正下方的除了感测有效区112a以外的区域(以下称为感测无效区)112b是未配置电流感测部112的单位单元的区域，不作为电流感测部112发挥功能。
在感测无效区112b的几乎整个区域，在半导体基板110的表面区域设置有p型基区134b’。设置有在p型基区134b’与n-型漂移区132之间的p+型区域162b’。感测无效区112b的p型基区134b’和p+型区域162b’通过半导体基板110的表面区域的n-型区域132b而与感测有效区112a分离。
感测无效区112b的p型基区134b’与主半导体元件111的p型基区134a连结，并被固定于主半导体元件111的源极电位。另外，感测无效区112b的p型基区134b’和p+型区域162b’向主无效区101b的除了感测有效区112a以外的整个区域延伸，并配置于除了源极焊盘121a以外的电极焊盘正下方。
源极焊盘121a以外的电极焊盘在主无效区101b中设置于半导体基板110的正面上。在图16中，对源极焊盘121a、栅极焊盘121b、OC焊盘122和温度感测部113的电极焊盘(阳极焊盘123a和阴极焊盘123b)分别标注S、G、OC、A和K。符号102是边缘终端区。
符号133a～150a、161a、162a是构成主半导体元件111的沟槽栅型MOSFET的各部分。符号133b～150b、161b、162b是构成电流感测部112的沟槽栅型MOSFET的各部分。符号131、132、151分别是主半导体元件111和电流感测部112共用的n+型漏极区、n-型漂移区和漏电极。
另外，伴随着大电流化，与沿着半导体基板的正面形成沟道的平面栅极结构相比，沿着沟槽的侧壁在与半导体基板的正面正交的方向上形成沟道(反转层)的沟槽栅极结构在成本方面有利。其理由是由于沟槽栅极结构能够增加每单位面积的单位单元(元件的结构单元)密度，所以能够增加每单位面积的电流密度。
与增加了设备的电流密度的单位单元的占有体积对应的温度上升率变高，所以为了实现放电效率的提高和可靠性的稳定化而需要双面冷却结构。此外，考虑到可靠性，需要具有在与作为主半导体元件的垂直型MOSFET同一半导体基板配置有电流感测部、温度感测部和过电压保护部等高功能部作为用于保护、控制主半导体元件的电路部的高功能结构。
作为具备电流感测部的现有的半导体装置，提出了在与主半导体元件同一半导体基板具备电流感测部、温度感测部和过电压保护部等高功能部的半导体装置，其在感测无效区中的半导体基板的正面上，介由厚的场绝缘膜而设置有栅极焊盘和/或温度感测部等(例如参照下述专利文献1、2)。
现有技术文献
专利文献
专利文献1：日本特开2017-079324号公报
专利文献2：国际公开第2018/135147号
发明内容
技术问题
然而，在现有的半导体装置120中，通过使主无效区101b的p型基区134b’电连接到主半导体元件111的源极电位，从而由主无效区101b的p型基区134b’和p+型区域162b’与n-型漂移区的pn结形成寄生二极管。由于感测无效区112b的p型基区134b’在主无效区101b的除了感测有效区112a以外的几乎整个区域延伸，所以主无效区101b的表面积越大，则由主无效区101b的p型基区134b’形成的寄生二极管的动作区域越大。
在以现有的半导体装置120开关的构成搭载于电路装置的情况下，由主无效区101b的p型基区134b’形成的寄生二极管在主半导体元件111从关断开关到导通时，与由主半导体元件111的p型基区134a与n-型漂移区132的pn结形成的寄生二极管一起关断。此时，由主无效区101b产生的空穴(hole)流入感测有效区112a，而空穴电流(反向恢复电流)集中于电流感测部112。因此，主无效区101b的表面积越大，则电流感测部112流通越大电流而电场越集中，容易破坏电流感测部112。
本发明为了消除上述的现有技术的问题点，目的在于提供作为在与主半导体元件同一半导体基板具备电流感测部的半导体装置而能够提高寄生二极管的反向恢复耐量的半导体装置。
技术方案
为了解决上述的课题，实现本发明的目的，本发明的半导体装置具有如下特征。第一个第一导电型区设置于包含带隙比硅的带隙宽的半导体的半导体基板的内部。第一个第二导电型区设置在上述半导体基板的第一主面与上述第一个第一导电型区之间。第一绝缘栅型场效应晶体管将上述第一个第一导电型区作为漂移区，将上述第一个第二导电型区作为基区。上述第一绝缘栅型场效应晶体管的第一源极焊盘设置于上述半导体基板的第一主面上，且电连接到上述第一个第二导电型区。
第二个第二导电型区位于上述半导体基板的第一主面与上述第一个第一导电型区之间，且设置在与上述第一个第二导电型区不同的区域。第二绝缘栅型场效应晶体管将上述第一个第一导电型区作为漂移区，将上述第二个第二导电型区作为基区。上述第二绝缘栅型场效应晶体管具有个数比上述第一绝缘栅型场效应晶体管的单元的个数少且单元结构与上述第一绝缘栅型场效应晶体管的单元结构相同的多个单元。上述第二绝缘栅型场效应晶体管的第二源极焊盘以与上述第一源极焊盘分离的方式设置于上述半导体基板的第一主面上，且电连接到上述第二个第二导电型区。
场绝缘膜在除了配置有上述第一绝缘栅型场效应晶体管的单元的第一有效区和配置有上述第二绝缘栅型场效应晶体管的单元的第二有效区以外的无效区中覆盖上述半导体基板的第一主面。第二个第一导电型区在上述无效区中设置在上述半导体基板的第一主面与上述第一个第一导电型区之间，与上述第二有效区接触，且包围上述第二有效区的周围。上述第一绝缘栅型场效应晶体管和上述第二绝缘栅型场效应晶体管共用的漏电极电连接到上述半导体基板的第二主面。上述场绝缘膜的覆盖上述第二个第一导电型区的第一部分的厚度比剩余的第二部分的厚度厚。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二个第一导电型区的表面积为上述第二有效区的表面积以上。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二个第一导电型区设置于上述第二源极焊盘的正下方的除了上述第二有效区以外的整个区域。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述半导体装置还具备1个以上的电极焊盘，上述电极焊盘在上述无效区中以与上述第一源极焊盘和上述第二源极焊盘分离的方式设置于上述半导体基板的第一主面上，并在与上述半导体基板的第一主面正交的方向上与上述半导体基板对置。上述第二个第一导电型区从上述第二源极焊盘的正下方延伸到在与上述半导体基板的第一主面正交的方向上至少与1个上述电极焊盘对置的区域。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述电极焊盘为上述第一绝缘栅型场效应晶体管的栅极焊盘。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述半导体装置具有检测上述第一绝缘栅型场效应晶体管的温度的二极管的上述电极焊盘。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述半导体装置具有保护上述第一绝缘栅型场效应晶体管不受过电压影响的二极管的上述电极焊盘。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二个第一导电型区设置于上述无效区的整个区域。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述半导体装置还具备第三个第二导电型区，上述第三个第二导电型区是上述无效区中的除了上述第二个第一导电型区以外的区域，并设置在上述半导体基板的第一主面与上述第一个第一导电型区之间，而电连接到上述第一个第二导电型区，在与上述半导体基板的第一主面平行的方向上隔着上述第二个第一导电型区而与上述第二有效区对置。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述场绝缘膜的上述第一部分的厚度为上述场绝缘膜的上述第二部分的厚度的1.5倍以上且2.5倍以下。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二绝缘栅型场效应晶体管对在上述第一绝缘栅型场效应晶体管中流通的过电流进行检测。
发明效果
根据本发明的半导体装置，起到作为在与主半导体元件同一半导体基板具备电流感测部的半导体装置而能够提高寄生二极管的反向恢复耐量的效果。
附图说明
图1是表示从半导体基板的正面侧观察实施方式1的半导体装置而得的布局的俯视图。
图2是表示图1的有源区的截面结构的截面图。
图3是表示图1的有源区的截面结构的截面图。
图4是表示实施方式1的半导体装置的等效电路的电路图。
图5是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图6是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图7是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图8是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图9是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图10是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图11是表示从半导体基板的正面侧观察实施方式2的半导体装置而得的布局的一个例子的俯视图。
图12是表示从半导体基板的正面侧观察实施方式2的半导体装置而得的布局的一个例子的俯视图。
图13是表示从半导体基板的正面侧观察实施方式2的半导体装置而得的布局的一个例子的俯视图。
图14是表示从半导体基板的正面侧观察实施方式3的半导体装置而得的布局的一个例子的俯视图。
图15是表示实施例的基于反向恢复耐量的阻断电流的电流量的特性图。
图16是表示从半导体基板的正面侧观察现有的半导体装置而得的布局的俯视图。
图17是表示图16的有源区的截面结构的截面图。
图18是表示图16的有源区的截面结构的截面图。
符号说明
1：有源区
1a：主有效区
1b：主无效区
2：边缘终端区
10：半导体基板
11：主半导体元件
12：电流感测部
12a：感测有效区
12b：感测无效区
13：温度感测部
14：栅极焊盘部
15：电阻元件
16：主半导体元件的寄生二极管
17：电流感测部的寄生二极管
18：引出电极
19：栅极焊盘与栅极金属电极的连结部
20、20’、90：半导体装置
21a：源极焊盘(电极焊盘)
21b：栅极焊盘(电极焊盘)
22：OC焊盘(电极焊盘)
23a：阳极焊盘(电极焊盘)
23b：阴极焊盘(电极焊盘)
31：n+型起始基板
32：n-型漂移区
32b、32b’：n-型区域
33a、33b：n型电流扩散区
34a、34b、34c、34c’：p型基区
35a、35b：n+型源极区
36a、36b、36c：p++型接触区
37a、37b：沟槽
38a、38b：栅极绝缘膜
39a、39b：栅电极
40、83：层间绝缘膜
40a、40b、83a、83b：接触孔
41a、41b：NiSi膜
42a、42b：第一TiN膜
43a、43b：第一Ti膜
44a、44b：第二TiN膜
45a、45b：第二Ti膜
46a、46b：势垒金属
47a～47d：镀膜
48a～48d：端子销
49a～49c：第一保护膜
50a～50c：第二保护膜
51：漏电极
61a、61b、62a～62c、91、93：p+型区域
71：n-型碳化硅层
71a：n-型碳化硅层的厚度增加了的部分
72：p型碳化硅层
80a～80c：场绝缘膜
81：p型多晶硅层
82：n型多晶硅层
92、94：n型区域
GND：接地点
X：与半导体芯片的正面平行的方向(第1方向)
Y：与半导体芯片的正面平行且与第1方向正交的方向(第2方向)
Z：深度方向
d1：p+型区域的深度
d2：p+型区域间的距离
d3：n型区域的深度
t1～t3：场绝缘膜的厚度
t11：n-型碳化硅层的最初层叠于n+型起始基板上的厚度
t12：n-型碳化硅层的增加了厚度的部分的厚度
t13：p型碳化硅层的厚度
具体实施方式
以下，参照附图详细说明本发明的半导体装置的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式1)
实施方式1的半导体装置构成为将带隙比硅(Si)的带隙宽的半导体(宽带隙半导体)用作半导体材料。以使用例如碳化硅(SiC)作为宽带隙半导体的情况为例对实施方式1的半导体装置的结构进行说明。图1是表示从半导体基板的正面侧观察实施方式1的半导体装置而得的布局的俯视图。在图1中，用不同的阴影表示感测有效区(第二有效区)12a的p型基区(第二个第二导电型区)34b和主无效区1b的p型基区(第三个第二导电型区)34c(在图11、图12、图14中也是同样)。
图1所示的实施方式1的半导体装置20在同一半导体基板(半导体芯片)10的有源区1具有主半导体元件(第一绝缘栅型场效应晶体管)11和用于保护、控制该主半导体元件11的1个以上的电路部。主半导体元件11是在导通状态下有漂移电流在半导体基板10的深度方向Z流通的垂直型MOSFET。主半导体元件11由通过源极焊盘(第一源极焊盘)21a相互并联连接的多个单位单元(元件的功能单位)构成。
主半导体元件11的单位单元在与半导体基板10的正面平行的方向上相互邻接地配置。主半导体元件11进行实施方式1的半导体装置20的主动作。主半导体元件11配置于有源区1的有效区(主有效区：第一有效区)1a。主有效区1a是在主半导体元件11导通时有主半导体元件11的主电流流通的区域。主有效区1a例如具有大致矩形状的平面形状，占据有源区1的过半的表面积。
用于保护、控制主半导体元件11的电路部例如是电流感测部(第二绝缘栅型场效应晶体管)12、温度感测部13、过电压保护部(未图示)和运算电路部(未图示)等高功能部，配置于有源区1的主无效区1b。主无效区1b是未配置主半导体元件11的单位单元的区域，不作为主半导体元件11发挥功能。主无效区1b例如具有大致矩形状的平面形状，配置于主有效区1a与边缘终端区2之间。
边缘终端区2是有源区1与半导体基板10的端部之间的区域，包围有源区1的周围，缓和半导体基板10的正面侧的电场而保持耐压。在边缘终端区2配置例如场限制环(FLR：Field Limiting Ring)、结终端(JTE：Junction Termination Extension)结构等耐压结构(未图示)。耐压是指不引起元件误动作、破坏的极限的电压。
主半导体元件11的源极焊盘(电极焊盘)21a在主有效区1a中配置于半导体基板10的正面上。主半导体元件11与其他电路部相比电流能力大。因此，主半导体元件11的源极焊盘21a具有与主有效区1a大致相同的平面形状，覆盖主有效区1a的几乎整面。主半导体元件11的源极焊盘与除了源极焊盘21a以外的电极焊盘分离地配置。
除了源极焊盘21a以外的电极焊盘与边缘终端区2分离，在主无效区1b中在半导体基板10的正面上相互分离地配置。除了源极焊盘21a以外的电极焊盘是指主半导体元件11的栅极焊盘21b、电流感测部12的电极焊盘(以下称为OC焊盘(第二源极焊盘))22、温度感测部13的电极焊盘(以下称为阳极焊盘和阴极焊盘)23a、23b、过电压保护部的电极焊盘(以下称为OV焊盘：未图示)和运算电路部的电极焊盘(未图示)等。
除了源极焊盘21a以外的电极焊盘例如是大致矩形状的平面形状，具有后述的端子销48b～48d、导线的接合所需要的表面积。在图1中示出除了源极焊盘21a以外的电极焊盘沿着主无效区1b与边缘终端区2的边界配置为一列的情况(在图11～图14中也是同样)。另外，在图1中，将源极焊盘21a、栅极焊盘21b、OC焊盘22、阳极焊盘23a和阴极焊盘23b分别图示成标注有S、G、OC、A和K的矩形状(在图11～图14中也是同样)。
电流感测部12以与主半导体元件11相同的条件动作，具有检测流到主半导体元件11的过电流(OC：Over Current)的功能。电流感测部12与主半导体元件11分离地配置。电流感测部12是以比主半导体元件11的单位单元的个数(例如1万个左右)少的个数(例如10个左右)具备与主半导体元件11相同构成的单位单元的垂直型MOSFET，表面积比主半导体元件11的表面积小。
电流感测部12的单位单元配置于OC焊盘22的正下方的一部分区域(以下称为感测有效区)12a。感测有效区12a例如具有矩形状的平面形状。电流感测部12的单位单元在与半导体基板10的正面平行的方向上相互邻接地配置。电流感测部12的单位单元相互邻接的方向例如与主半导体元件11的单位单元相互邻接的方向相同。电流感测部12的单位单元通过OC焊盘22相互并联连接。
另外，在OC焊盘22的正下方，除了感测有效区12a以外的区域是不作为电流感测部12发挥功能的感测无效区12b。在感测无效区12b不配置电流感测部12的单位单元。在感测无效区12b中，在半导体基板10的正面的表面区域设置有n-型区域(第二个第一导电型区)32b。在感测无效区12b的设置有n-型区域32b的部分，从半导体基板10的背面到正面仅配置n型区域(后述的n+型起始基板31、后述的n-型漂移区(第一个第一导电型区)32和n-型区域32b：参照图2)，不配置p型区域。
n-型区域32b呈大致矩形状地包围感测有效区12a的周围。n-型区域32b至少具有与感测有效区12a相同的表面积。如果n-型区域32b的表面积为感测有效区12a的表面积以上，则后述的p型基区34c可以从主无效区1b的除了OC焊盘22的正下方的区域延伸到OC焊盘22的正下方。在图1中示出在OC焊盘22的正下方不存在p型基区34c且在感测无效区12b的整个区域设置有n-型区域32b的情况(在图11、图12中也是同样)。
例如，在现有结构(参照图16、图17)中，感测无效区112b中的设置于半导体基板110的正面的表面区域的p型基区134b’具有在感测无效区112b中使电场在半导体基板110的正面内均匀而提高耐压的功能。因此，如实施方式1所示，在感测无效区12b设置有n-型区域32b(存在未设置p型基区的区域)的情况下，与现有结构相比，在n-型区域32b的部分耐压稍微降低，但是通常，预计到预定的耐压裕度而进行比使用电压高的耐压设计，因此不产生妨碍。
具体而言，例如，通常针对产品的使用电压1200V以1700V左右进行耐压设计。通过在感测无效区12b设置n-型区域32b而产生的耐压降是像现有结构那样在感测无效区112b的几乎整个区域设置p型基区134b’的情况的耐压的5％左右。如果是通常进行的1700V左右的耐压设计，则最大以100V左右的耐压降完成，因此成为1600V左右的耐压，针对使用电压1200V能够预计充足的耐压裕度。因此，如果是由在感测无效区12b设置n-型区域32b而产生的耐压降程度，则不产生妨碍。
在主无效区1b的除了OC焊盘22的正下方以外的区域(除了电流感测部12以外的区域)的几乎整个区域，在半导体基板10的正面的表面区域设置有p型基区34c。主无效区1b的p型基区34c连结于主半导体元件11的p型基区(第一个第二导电型区)34a，并被固定于主半导体元件11的源极电位。主无效区1b的p型基区34c和后述的第二p+型区域62c通过n-型区域32b而与感测有效区12a的p型基区34b和第二p+型区域62b分离。
另外，主无效区1b的p型基区34c和第二p+型区域62c与用于元件分离的p型区域(未图示)分离地配置。由此，在用于元件分离的p型区域能够抑制从半导体基板10的背面侧流入的空穴(hole)集中于电流感测部12。用于元件分离的p型区域是指设置成在边缘终端区2包围有源区1的周围的大致矩形状，由与n-型漂移区32的pn结形成将有源区1与边缘终端区2电分离的寄生二极管的浮动(浮动电位)的p型区域。
温度感测部13具有利用二极管的温度特性来检测主半导体元件11的温度的功能。温度感测部13配置于阳极焊盘23a和阴极焊盘23b的正下方。温度感测部13例如可以由设置于半导体基板10的正面的场绝缘膜(在实施方式1中为场绝缘膜80c)上的多晶硅(poly-Si)层构成，也可以由形成于半导体基板10的内部的p型区域与n型区域的pn结形成。
过电压保护部(未图示)是保护主半导体元件11不受例如浪涌等过电压(OV：OverVoltage)影响的二极管。电流感测部12、温度感测部13和过电压保护部通过运算电路部控制。基于电流感测部12、温度感测部13和过电压保护部的输出信号来控制主半导体元件11。运算电路部由CMOS(Complementary MOS：互补型MOS)电路等多个半导体元件构成。
接下来，对实施方式1的半导体装置20的有源区1的截面结构进行说明。图2、图3是表示图1的有源区的截面结构的截面图。在图2中示出主有效区1a和电流感测部12的截面结构(切割线X1-X2-X3-X4-X5处的截面结构)。在图3中示出主有效区1a、感测有效区12a和温度感测部13的截面结构(切割线X1-X2、切割线X4-X5和切割线Y1-Y2处的截面结构)。
在图2、图3中，在主有效区1a和感测有效区12a仅分别示出单位单元的一部分，但是主有效区1a和感测有效区12a的单位单元具有全部相同的结构。另外，在图2、图3中，省略栅极焊盘21b正下方的截面结构的图示，但是栅极焊盘21b正下方的截面结构与阳极焊盘23a和阴极焊盘23b正下方的截面结构相同。在图3中，省略主有效区1a与感测有效区12a之间的感测无效区12b。
主半导体元件11是在主有效区1a中在半导体基板10的正面侧具备MOS栅极(包含金属-氧化膜-半导体这3层结构的绝缘栅)的垂直型MOSFET。这里，以具有与使用销状的布线部件(后述的端子销48a～48d)相同构成的布线结构的情况为例说明主半导体元件11和保护、控制主半导体元件11的电路部，但是也可以具有使用导线的布线结构来代替销状的布线部件。
半导体基板10是在包含碳化硅的n+型起始基板31上使成为n-型漂移区32和p型基区34a的各碳化硅层71、72依次外延生长而成的外延基板。主半导体元件11具有由设置于半导体基板10的正面侧的p型基区34a、n+型源极区35a、p++型接触区36a、沟槽37a、栅极绝缘膜38a和栅电极39a构成的通常的MOS栅极。
沟槽37a从半导体基板10的正面(p型碳化硅层72的表面)起在深度方向Z上贯穿p型碳化硅层72而到达n-型碳化硅层71。沟槽37a例如可以配置成沿与半导体基板10的正面平行的方向延伸的条纹状，也可以配置为从半导体基板10的正面侧观察时呈矩阵状。在图2、图3中示出沿电极焊盘21b、23a、23b、22所排列的第1方向X(参照图1)延伸的条纹状的沟槽37a。符号Y是与半导体芯片的正面平行且与第1方向正交的方向。
在沟槽37a的内部，隔着栅极绝缘膜38a设置有栅电极39a。在彼此相邻的2个沟槽37a间(台面区)，在半导体基板10的正面的表面区域分别选择性地设置有p型基区34a、n+型源极区35a和p++型接触区36a。n+型源极区35a和p++型接触区36a设置在半导体基板10的正面与p型基区34a之间。
n+型源极区35a设置在比p++型接触区36a靠近沟槽37a侧的位置。可以不设置p++型接触区36a。在不设置p++型接触区36a的情况下，在比n+型源极区35a远离沟槽37a的位置，p型基区34a到达半导体基板10的正面并在半导体基板10的正面露出。
在半导体基板10的内部，以与p型基区34a接触的方式在比p型基区34a靠近n+型漏极区(n+型起始基板31)的位置设置有n-型漂移区32。可以以与这些区域接触的方式在p型基区34a与n-型漂移区32之间设置有n型电流扩散区33a。n型电流扩散区33a是降低载流子的扩展电阻的所谓的电流扩散层(Current Spreading Layer：CSL)。
另外，在半导体基板10的内部，在比p型基区34a靠近n+型漏极区的位置可以设置有第一p+型区域61a、第二p+型区域62a。第一p+型区域61a与p型基区34a分离地设置，且在深度方向Z上与沟槽37a的底面对置。第二p+型区域62a以与第一p+型区域61a和沟槽37a分离的方式设置于台面区，且与p型基区34a接触。第一p+型区域61a、第二p+型区域62a具有缓和施加于沟槽37a的底面的电场的功能。
层间绝缘膜40设置于半导体基板10的整个正面，且覆盖栅电极39a。主半导体元件11的所有的栅电极39a在省略图示的部分介由栅极流道(未图示)而与栅极焊盘21b(参照图1)电连接。栅极流道在边缘终端区2中隔着场绝缘膜而设置于半导体基板的正面上，是呈大致矩形状地包围有源区1的周围的栅极多晶硅层。
在深度方向Z上贯穿层间绝缘膜40并到达半导体基板10的第1接触孔40a露出有主半导体元件11的n+型源极区35a和p++型接触区36a。在第1接触孔40a的内部，在半导体基板10的正面上设置有镍硅化物(NiSi、Ni2Si或热稳定的NiSi2：以下统称为NiSi)膜41a。
NiSi膜41a在第1接触孔40a的内部与半导体基板10欧姆接触，并与n+型源极区35a和p++型接触区36a电连接。在未设置p++型接触区36a的情况下，p型基区34a在第1接触孔40a露出并与NiSi膜41a电连接来代替p++型接触区36a。
在主有效区1a，在层间绝缘膜40和NiSi膜41a的整个表面设置有势垒金属46a。势垒金属46a具有防止在隔着势垒金属46a的各金属膜间或势垒金属46a而对置的区域间的相互反应的功能。势垒金属46a例如可以具有依次层叠第一氮化钛(TiN)膜42a、第一钛(Ti)膜43a、第二TiN膜44a和第二Ti膜45a而成的层叠结构。
第一TiN膜42a仅设置于层间绝缘膜40的表面，且覆盖层间绝缘膜40的整个表面。第一Ti膜43a设置于第一TiN膜42a和NiSi膜41a的表面。第二TiN膜44a设置于第一Ti膜43a的表面。第二Ti膜45a设置于第二TiN膜44a的表面。势垒金属46a例如未设置于温度感测部13。
源极焊盘21a埋入到第1接触孔40a，且设置于第二Ti膜45a的整个表面。源极焊盘21a介由势垒金属46a和NiSi膜41a而与n+型源极区35a和p型基区34a电连接，作为主半导体元件11的源电极发挥功能。源极焊盘21a例如是5μm左右的厚度的铝(Al)膜或Al合金膜。
具体而言，在将源极焊盘21a设为Al合金膜的情况下，源极焊盘21a可以是例如含有整体的5％以下程度的硅的铝-硅(Al-Si)膜，也可以是含有整体的5％以下程度的硅和整体的5％以下程度的铜(Cu)的铝-硅-铜(Al-Si-Cu)膜，还可以是含有整体的5％以下程度的铜的铝-铜(Al-Cu)膜。
介由镀膜47a和焊料层(未图示)在源极焊盘21a上接合有端子销48a的一个端部。端子销48a的另一个端部接合到以与半导体基板10的正面对置的方式配置的金属棒(未图示)。另外，端子销48a的另一个端部在安装有半导体基板10的壳体(未图示)的外侧露出，与外部装置(未图示)电连接。端子销48a是具有预定直径的圆棒状(圆柱状)的布线部件。
端子销48a以与半导体基板10的正面大致垂直竖立的状态下焊料接合到镀膜47a。端子销48a是将源极焊盘21a的电位提取到外部的外部连接用端子，并连接到外部的接地电位(最低电位)。源极焊盘21a的表面的除了镀膜47a以外的部分被第一保护膜49a覆盖，镀膜47a与第一保护膜49a的边界被第二保护膜50a覆盖。第一保护膜49a、第二保护膜50a例如是聚酰亚胺膜。
漏电极51欧姆接触到半导体基板10的整个背面(n+型起始基板31的背面)。在漏电极51上，例如以依次层叠Ti膜、镍(Ni)膜和金(Au)膜而成的层叠结构设置有漏极焊盘(电极焊盘：未图示)。漏极焊盘焊料接合到金属基板(未图示)，漏极焊盘的至少一部分介由该金属基板而与冷却翅片(未图示)的基部接触。
通过这样在半导体基板10的正面接合端子销48a，且将背面接合到金属基板，从而实施方式1的半导体装置20成为半导体基板10的两面分别具备冷却结构的双面冷却结构。即，半导体基板10产生的热从介由金属基板而与半导体基板10的背面接触的冷却翅片的翅片部发散，且从接合了半导体基板10的正面的端子销48a的金属棒发散。
电流感测部12具备与主半导体元件11的对应的各部相同的构成的p型基区34b、n+型源极区35b、p++型接触区36b、沟槽37b、栅极绝缘膜38b、栅电极39b和层间绝缘膜40。电流感测部12的MOS栅极的各部分设置于主无效区1b的感测有效区12a。电流感测部12的p型基区34b通过主无效区1b的n-型区域32b而与主半导体元件11的p型基区34a分离。
在电流感测部12中，也可以与主半导体元件11同样地不设置p++型接触区36b。电流感测部12也可以与主半导体元件11同样地具有n型电流扩散区33b和第一p+型区域61b、第二p+型区域62b。电流感测部12的栅电极39b介由栅极流道(未图示)而与栅极焊盘21b(参照图1)电连接。电流感测部12的栅电极39b被层间绝缘膜40覆盖。
在感测有效区12a中，在层间绝缘膜40设置有在深度方向Z上贯通并到达半导体基板10的第2接触孔40b。在第2接触孔40b露出了电流感测部12的n+型源极区35b和p++型接触区36b。在第2接触孔40b的内部，与主半导体元件11同样地设置有与n+型源极区35b和p++型接触区36b电连接的NiSi膜41b。
在未设置p++型接触区36b的情况下，p型基区34b在第2接触孔40b露出并与NiSi膜41b电连接来代替p++型接触区36b。在感测有效区12a，与主半导体元件11同样地在层间绝缘膜40的整个表面和NiSi膜41b的整个表面设置有势垒金属46b。符号42b～45b分别是构成势垒金属46b的第一TiN膜、第一Ti膜、第二TiN膜和第二Ti膜。
OC焊盘22以埋入到第2接触孔40b的方式设置于势垒金属46b的整个表面。OC焊盘22介由势垒金属46b和NiSi膜41b而与电流感测部12的n+型源极区35b和p型基区34b电连接。OC焊盘22作为电流感测部12的源电极发挥功能。OC焊盘22例如由与源极焊盘21a相同的材料形成。
在主无效区1b的感测无效区12b，如上所述，在半导体基板10的正面的表面区域选择性地设置有n-型区域32b。在感测无效区12b设置了n-型区域32b的部分是从半导体基板10的背面到正面依次层叠有n+型起始基板31、n-型漂移区32(n-型碳化硅层71)和n-型区域32b而成。n-型区域32b例如是在深度方向Z上贯穿p型碳化硅层72并到达n-型碳化硅层71的扩散区，设置于半导体基板10的正面的表面区域。
在主无效区1b的除了OC焊盘22的正下方以外的几乎整个区域，如上所述在半导体基板10的正面的表面区域设置有p型基区34c。p型基区34c与电流感测部12的p型基区34b同样地由p型碳化硅层72构成。在p型基区34c与半导体基板10的正面之间可以设置有p++型接触区36c。可以在p型基区34c与n-型漂移区32之间与这些区域34c、32接触地设置有第二p+型区域62c。
在主无效区1b的除了感测有效区12a以外的区域和边缘终端区2，在半导体基板10的整个正面上设置有场绝缘膜(80a、80b、80c)。该场绝缘膜在覆盖n-型区域32b的部分(第一部分)80b处比剩余的部分(第二部分)80a、80c厚。在图2、图3中，对场绝缘膜的处于主有效区1a与主无效区1b的边界附近的部分标注符号80a。对主无效区1b处的场绝缘膜中的厚度t2的厚的部分标注80b，对厚度t3的薄的部分标注80c。
场绝缘膜80b的厚度t2比场绝缘膜80a的厚度t1、场绝缘膜80c的厚度t3厚。将场绝缘膜80b的厚度t2较厚地设定为使在场绝缘膜80b的正下方不因施加于半导体基板10的正面侧的电场造成绝缘破坏的程度。具体而言，场绝缘膜80b的厚度t2例如为场绝缘膜80a的厚度t1、场绝缘膜80c的厚度t3的1.5倍以上且2.5倍以下的程度，并且为1μm以上的程度。
优选场绝缘膜80b的厚度t2可以为场绝缘膜80a的厚度t1、场绝缘膜80c的厚度t3的2倍左右。其理由是因为在过度增厚场绝缘膜80b的厚度t2的情况下，因场绝缘膜80b和场绝缘膜80a、80c导致形成于场绝缘膜的表面的阶梯差变大，芯片表面的平坦性变差。
具体而言，场绝缘膜80a的厚度t1、场绝缘膜80c的厚度t3是与例如现有结构(参照图17、图18)的场绝缘膜180a～180c的厚度t101～t103相同的0.6μm以上且0.8μm以下的程度。在将场绝缘膜80a的厚度t1、场绝缘膜80c的厚度t3设为例如0.7μm左右的情况下，场绝缘膜80b的厚度t2例如可以为1.0μm左右。
覆盖n-型区域32b的场绝缘膜80b的厚度t2越厚，则越能够提高场绝缘膜80b的耐电场性。因此，在场绝缘膜80b的正下方，即使因在半导体基板10的正面的表面区域未设置p型基区而产生耐压降，也能够抑制场绝缘膜80b的绝缘破坏。
在感测无效区12b中，在场绝缘膜80b上，势垒金属46b和OC焊盘22从感测有效区12a延伸。在感测无效区12b中，在OC焊盘22上以与源极焊盘21a上的布线结构相同的布线结构接合端子销48b。端子销48b是具有比端子销48a小的直径的圆棒状(圆柱状)的布线部件。
端子销48b是将例如OC焊盘22的电位提取到外部的外部连接用端子，介由外部的电阻元件15(参照图4)将OC焊盘22连接到接地电位。通过将端子销48b配置于感测无效区12b，能够抑制在端子销48b接合时产生的压力施加于电流感测部12的单位单元。符号47b、49b、50b分别是构成OC焊盘22上的布线结构的镀膜和第一保护膜、第二保护膜。
温度感测部13例如是由作为p型阳极区的p型多晶硅层81与作为n型阴极区的n型多晶硅层82的pn结形成的多晶硅二极管。p型多晶硅层81和n型多晶硅层82在主无效区1b中设置于场绝缘膜80c上。温度感测部13通过场绝缘膜80c而与主半导体元件11和电流感测部12电绝缘。
场绝缘膜80c、p型多晶硅层81和n型多晶硅层82被层间绝缘膜83覆盖。阳极焊盘23a在层间绝缘膜83的第三接触孔83a中与p型多晶硅层81接触，阴极焊盘23b在层间绝缘膜83的第四接触孔83b中与n型多晶硅层82接触。阳极焊盘23a和阴极焊盘23b的材料例如与源极焊盘21a相同。
在阳极焊盘23a上和阴极焊盘23b上分别以与源极焊盘21a上的布线结构相同的布线结构接合有端子销48c、48d。端子销48c、48d分别是将阳极焊盘23a和阴极焊盘23b的电位提取到外部的外部连接用端子。端子销48c、48d是具有预定的直径的圆棒状的布线部件。
符号47c、47d分别是构成阳极焊盘23a上的布线结构和阴极焊盘23b上的布线结构的镀膜。符号49c、50c分别是构成温度感测部13上的布线结构的第一保护膜、第二保护膜。在温度感测部13的正下方，主无效区1b的上述的p型基区34c、p++型接触区36c和第二p+型区域62c在半导体基板10的正面的表面区域延伸。
虽然省略图示，但栅极焊盘21b设置于场绝缘膜80c上。在栅极焊盘21b与场绝缘膜80c之间可以以与势垒金属46a相同的层叠结构设置有势垒金属。栅极焊盘21b的材料例如与源极焊盘21a相同。在栅极焊盘21b上还以与例如源极焊盘21a上的布线结构相同的布线结构(未图示)接合有端子销。
在栅极焊盘部14的正下方，与阳极焊盘23a和阴极焊盘23b的正下方同样地，p型基区34c、p++型接触区36c和第二p+型区域62c在半导体基板10的正面的表面区域延伸。即，在主无效区1b的除了OC焊盘22以外的电极焊盘的整面，在深度方向Z上，p型基区34c、p++型接触区36c和第二p+型区域62c对置。
p型基区34c、p++型接触区36c和第二p+型区域62c如上所述，根据感测有效区12a与主无效区1b的n-型区域32b的表面积比，在OC焊盘22的一部分对置。p型基区34c、p++型接触区36c和第二p+型区域62c例如分别具有与主半导体元件11的p型基区34a、p++型接触区36a和第二p+型区域62a相同的深度和杂质浓度。
对实施方式1的半导体装置20的动作进行说明。图4是表示实施方式1的半导体装置的等效电路的电路图。如图4所示，电流感测部12与构成主半导体元件11的多个MOSFET的单位单元并联连接。预先设定在电流感测部12中流通的感测电流相对于在主半导体元件11中流通的主电流的比率(以下记为电流感测比率)。
电流感测比率可以通过例如在主半导体元件11和电流感测部12中改变单位单元的个数等来设定。在电流感测部12中，与电流感测比率相对应地流通比在主半导体元件11中流通的主电流小的感测电流。主半导体元件11的源极连接到接地电位的接地点GND。在电流感测部12的源极与接地点GND之间连接有作为外部部件的电阻元件15。
在相对于主半导体元件11的源电极(源极焊盘21a)向漏电极51施加了正电压的状态下，如果对主半导体元件11的栅电极39a施加阈值电压以上的电压，则在主半导体元件11的p型基区34a的被n+型源极区35a与n型电流扩散区33a所夹的部分形成n型的反转层(沟道)。由此，主电流从主半导体元件11的漏极流向源极，主半导体元件11导通。
此时，以与主半导体元件11相同的条件，在相对于电流感测部12的源电极(OC焊盘22)向漏电极51施加了正电压的状态下，如果对电流感测部12的栅电极39b施加阈值电压以上的电压，则感测有效区12a的p型基区34b的被n+型源极区35b与n型电流扩散区33b所夹的部分形成n型的反转层。由此，感测电流从电流感测部12的漏极流向源极，电流感测部12导通。
感测电流通过与电流感测部12的源极连接的电阻元件15而流向接地点GND。由此，在电阻元件15产生电压降。在对主半导体元件11施加了过电流的情况下，在主半导体元件11中，与过电流的大小相应地，电流感测部12的感测电流变大，电阻元件15中的电压降也变大。通过监视该电阻元件15中的电压降的大小，能够检测主半导体元件11中的过电流。
另一方面，在向主半导体元件11的栅电极39a施加了小于阈值电压的电压时，主半导体元件11的第一p+型区域61a、第二p+型区域62a与n型电流扩散区33a和n-型漂移区32之间的pn结被反向偏置。对电流感测部12的栅电极39b也施加了小于阈值电压的电压，电流感测部12的第一p+型区域61b、第二p+型区域62b与n型电流扩散区33b和n-型漂移区32之间的pn结也被反向偏置。由此，主半导体元件11的主电流和电流感测部12的感测电流被阻断，主半导体元件11和电流感测部12维持关断状态。
在主半导体元件11关断时，如果相对于主半导体元件11的源电极对漏电极51施加负电压，则由有源区1的主有效区1a的p型基区34a和第一p+型区域61a、第二p+型区域62a与n型电流扩散区33a和n-型漂移区32之间的pn结形成的寄生二极管16导通。此外，由有源区1的主无效区1b的p型基区34c和第二p+型区域62a与n-型漂移区32之间的pn结形成的寄生二极管16导通。
在电流感测部12关断时也相对于电流感测部12的源电极对漏电极51施加负电压，由有源区1的主无效区1b的感测有效区12a的p型基区34b和第一p+型区域61b、第二p+型区域62b与n型电流扩散区33b和n-型漂移区32之间的pn结形成的寄生二极管17导通。由边缘终端区2的用于元件分离的p型区域与n-型漂移区32的pn结形成的寄生二极管导通。
另一方面，由于在主无效区1b的配置有n-型区域32b的区域(在图1中为主无效区1b的感测无效区12b的整个区域)不设置p型基区，所以不形成寄生二极管。该主无效区1b的未形成寄生二极管的区域以包围感测有效区12a的周围的方式配置。因此，在主半导体元件11的寄生二极管16与电流感测部12的寄生二极管17之间存在未形成寄生二极管的区域。
因此，在主半导体元件11和电流感测部12从关断开关到导通而使寄生二极管关断时，在主有效区1a的n-型漂移区32中产生的空穴电流(主半导体元件11的寄生二极管16的反向恢复电流)通过主无效区1b的n-型区域32b从而不易流入电流感测部12的p型基区34b，而穿过主半导体元件11的p型基区34a被抽向源极焊盘21a。
能够使穿过电流感测部12的p型基区34b向OC焊盘22抽取的空穴电流几乎仅为在感测有效区12a附近的n-型漂移区32中产生的空穴电流(电流感测部12的寄生二极管17的反向恢复电流)。由此，能够抑制主有效区1a中产生的空穴电流过多地流向感测有效区12a的p型基区34b。由此，能够缓和施加于电流感测部12的电场，所以能够使电流感测部12的ESD耐量变高，提高主无效区1b的寄生二极管的反向恢复耐量。
接下来，对实施方式1的半导体装置20的制造方法进行说明。图5～图10是表示实施方式1的半导体装置的制造过程中的状态的截面图。在图5～图10中仅示出主半导体元件11，但是在与主半导体元件11同一半导体基板10制作(制造)的所有的元件的各部分与例如主半导体元件11的各部分同时形成。参照图1～图3对电流感测部12、温度感测部13和栅极焊盘部14的各部的形成进行说明。
首先，如图5所示，准备包含碳化硅的n+型起始基板(半导体晶片)31。n+型起始基板31可以是例如氮(N)掺杂的碳化硅单晶基板。接下来，在n+型起始基板31的正面，使比n+型起始基板31低浓度地掺杂了氮的n-型碳化硅层71外延生长。在主半导体元件11为耐压3300V级的情况下，n-型碳化硅层71的厚度t11例如可以为30μm左右。
接下来，如图6所示，通过光刻法和例如Al等p型杂质的离子注入，在主有效区1a中，在n-型碳化硅层71的表面区域分别选择性地形成第一p+型区域61a和p+型区域91。该p+型区域91是第二p+型区域62a的一部分。第一p+型区域61a和p+型区域91在例如图1的第1方向X上交替反复配置。
彼此相邻的第一p+型区域61a与p+型区域91之间的距离d2例如可以为1.5μm左右。第一p+型区域61a和p+型区域91的深度d1和杂质浓度例如可以分别为0.5μm左右和5.0×1018/cm3左右。然后，除去第一p+型区域61a和p+型区域91的形成中使用的离子注入用掩模(未图示)。
接下来，通过光刻法和例如氮等n型杂质的离子注入，以遍及主有效区1a的整个区域的方式在n-型碳化硅层71的表面区域形成n型区域92。n型区域92例如在第一p+型区域61a与p+型区域91之间以与这些区域接触的方式形成。n型区域92的深度d3和杂质浓度例如可以分别为0.4μm左右和1.0×1017/cm3左右。
该n型区域92为n型电流扩散区33a的一部分。n-型碳化硅层71的被n型区域92、第一p+型区域61a和p+型区域91与n+型起始基板31所夹的部分为n-型漂移区32。然后，除去n型区域92的形成中使用的离子注入用掩模(未图示)。可以改变n型区域92与第一p+型区域61a和p+型区域91的形成顺序。
接下来，如图7所示，在n-型碳化硅层71上进一步以例如0.5μm的厚度t12使掺杂了例如氮等n型杂质的n-型碳化硅层外延生长，而将n-型碳化硅层71的厚度增厚。
接下来，通过光刻法和Al等p型杂质的离子注入，在n-型碳化硅层71的厚度增加了的部分71a以到达p+型区域91的深度选择性地形成p+型区域93。深度方向Z上相互邻接的p+型区域91、93彼此连结而形成第二p+型区域62a。p+型区域93的宽度和杂质浓度例如与p+型区域91大致相同。然后，除去p+型区域93的形成中使用的离子注入用掩模(未图示)。
接下来，通过光刻法和例如氮等n型杂质的离子注入，在n-型碳化硅层71的厚度增加了的部分71a以到达n型区域92的深度选择性地形成n型区域94。n型区域94的杂质浓度例如与n型区域92大致相同。深度方向Z上相互邻接的n型区域92、94彼此连结而形成n型电流扩散区33a。可以改变p+型区域93与n型区域94的形成顺序。然后，除去n型区域94的形成中使用的离子注入用掩模(未图示)。
接下来，如图8所示，在n-型碳化硅层71上使掺杂了例如Al等p型杂质的p型碳化硅层72外延生长。p型碳化硅层72的厚度t13和杂质浓度例如可以分别为1.3μm左右和4.0×1017/cm3左右。由此，在n+型起始基板31上通过外延生长依次层叠了n-型碳化硅层71和p型碳化硅层72的半导体基板(半导体晶片)10形成。
接下来，以不同的条件反复进行以光刻法、离子注入和除去离子注入用掩模为1组的工序，在p型碳化硅层72，在主有效区1a分别选择性地形成n+型源极区35a和p++型接触区36a，在主无效区1b选择性地形成n-型区域32b(参照图2、图3)。通过n-型区域32b将主无效区1b的除了OC焊盘22的正下方以外的区域与主有效区1a分离。
可以改变n+型源极区35a、p++型接触区36a和n-型区域32b的形成顺序。在主有效区1a中，被n+型源极区35a和p++型接触区36a与n-型碳化硅层71夹着的部分为p型基区34a。在上述的各离子注入中，例如可以将抗蚀剂膜、氧化膜用作离子注入用掩模。
接下来，针对通过离子注入形成的扩散区(第一p+型区域61a、第二p+型区域62a、n型电流扩散区33a、n+型源极区35a、p++型接触区36a和n-型区域32b)，在用于杂质活化的例如1700℃左右的温度下进行2分钟左右的热处理(活化退火)。活化退火可以在所有的扩散区形成后集中1次进行，也可以在每次通过离子注入形成扩散区时进行。
接下来，如图9所示，通过光刻法和例如干式蚀刻，形成贯穿n+型源极区35a和p型基区34a的沟槽37a。沟槽37a例如采用到达n型电流扩散区33a的内部的第一p+型区域61a的深度。用于形成沟槽37a的蚀刻用掩模例如可以使用抗蚀剂膜、氧化膜。然后，除去蚀刻用掩模。
接下来，如图10所示，沿着半导体基板10的表面和沟槽37a的内壁形成栅极绝缘膜38a。栅极绝缘膜38a例如可以是在氧(O2)气氛中以1000℃左右的温度形成的热氧化膜，也可以是通过高温氧化(HTO：High Temperature Oxide)得到的堆积膜。接下来，在沟槽37a的内部，在栅极绝缘膜38a上形成例如磷掺杂的多晶硅层作为栅电极39a。
主半导体元件11以外的所有的元件(例如成为电流感测部12、过电压保护部的例如扩散二极管、构成运算电路部的CMOS(Complementary MOS：互补型MOS))可以在上述的主半导体元件11的各部分的形成中与主半导体元件11的对应的各部分同时形成于半导体基板10的主无效区1b。
例如，配置于半导体基板10的各元件的扩散区可以与构成主半导体元件11的扩散区中的导电型、杂质浓度和扩散深度相同的扩散区同时形成。另外，配置于半导体基板10的元件的栅极沟槽、栅极绝缘膜和栅电极可以分别与主半导体元件11的沟槽37a、栅极绝缘膜38a和栅电极39a同时形成。
接下来，在半导体基板10的正面上以预定的厚度t1～t3形成场绝缘膜80a～80c。此时，在以与场绝缘膜80a、80c相同的厚度t1、t3形成场绝缘膜之后，可以仅在成为场绝缘膜80b的部分进一步堆积场绝缘膜而仅使厚度t2增厚。或者，在以与场绝缘膜80b相同的厚度t2形成场绝缘膜之后，可以仅对成为场绝缘膜80a、80c的部分通过干式蚀刻选择性地除去表面区域而减薄厚度t1、t3。
接下来，在场绝缘膜80c上堆积成为n型多晶硅层82的例如磷掺杂的多晶硅层，将该多晶硅层的一部分作为p型区域而形成p型多晶硅层81。接下来，使该多晶硅层图案化而仅残留成为p型多晶硅层81和n型多晶硅层82的部分。可以与p型多晶硅层81和n型多晶硅层82形成的同时形成栅极流道(未图示)。
接下来，在半导体基板10的整个正面形成层间绝缘膜40、83。层间绝缘膜40、83例如可以为PSG(Phospho Silicate Glass：磷硅酸盐玻璃)。层间绝缘膜40、83的厚度例如可以为1μm左右。接下来，通过光刻法和蚀刻选择性地除去层间绝缘膜40和栅极绝缘膜38a、38b，而形成第一接触孔40a、第二接触孔40b。
此时，形成露出主半导体元件11的n+型源极区35a和p++型接触区36a的第1接触孔40a。在感测有效区12a形成露出电流感测部12的n+型源极区35b和p++型接触区36b的第2接触孔40b。接下来，通过热处理使层间绝缘膜40、83平坦化(回流)。
接下来，通过例如溅射，在半导体基板10的整个正面形成第一TiN膜42a、42b。第一TiN膜42a、42b覆盖层间绝缘膜40、83的整个表面，并且覆盖半导体基板10的正面的在第一接触孔40a、第二接触孔40b露出的部分(n+型源极区35a、35b和p++型接触区36a、36b)。
接下来，通过光刻法和蚀刻，除去第一TiN膜42a、42b的在第一接触孔40a、第二接触孔40b的内部覆盖半导体基板10的部分，使n+型源极区35a、35b和p++型接触区36a、36b再次露出。由此，将第一TiN膜42a、42b作为势垒金属46a、46b残留于层间绝缘膜40、83的整个表面。
接下来，通过例如溅射，在露出于第一接触孔40a、第二接触孔40b的半导体部(半导体基板10的正面)上形成Ni膜(未图示)。此时，在第一TiN膜42a、42b上也形成Ni膜。接下来，通过例如970℃左右的热处理，使Ni膜的与半导体部的接触位置硅化，形成与半导体部欧姆接触的NiSi膜41a、41b。
在用于该镍的硅化的热处理时，通过在层间绝缘膜40、83与Ni膜之间配置第一TiN膜42a、42b，能够防止Ni膜中的镍原子向层间绝缘膜40、83内的扩散。由于Ni膜的在层间绝缘膜40、83上的部分与半导体部不接触，所以不被硅化。其后，除去Ni膜的在层间绝缘膜40、83上的部分，使层间绝缘膜40、83露出。
接下来，在半导体基板10的背面形成例如Ni膜。接下来，通过例如970℃左右的热处理使Ni膜硅化，作为漏电极51，形成与半导体部(半导体基板10的背面)欧姆接触的NiSi膜。形成成为漏电极51的NiSi膜时的用于硅化的热处理可以与用于形成半导体基板10的正面的NiSi膜41a、41b的热处理同时进行。
接下来，通过溅射，在半导体基板10的正面上依次层叠成为势垒金属46a、46b的第一Ti膜43a、43b、第二TiN膜44a、44b和第二Ti膜45a、45b以及成为源极焊盘21a、栅极焊盘21b和OC焊盘22的Al膜(或Al合金膜)。Al膜的厚度例如为5μm以下的程度。
接下来，通过光刻法和蚀刻，使堆积在半导体基板10的正面上的金属膜图案化，残留成为势垒金属46a、46b、源极焊盘21a、栅极焊盘21b、OC焊盘22、过电压保护部的OV焊盘(未图示)和运算电路部的电极焊盘(未图示)的部分。该半导体基板10的正面上的金属膜的形成在例如用抗蚀掩模覆盖温度感测部13的状态下进行。
接下来，在除去覆盖温度感测部13的抗蚀掩模之后，通过光刻法和蚀刻选择性地除去层间绝缘膜83而形成第三接触孔83a、第四接触孔83b，在第三接触孔83a、第四接触孔83b分别使p型多晶硅层81和n型多晶硅层82露出。接下来，通过热处理使层间绝缘膜83平坦化。
接下来，通过以埋入到第三接触孔83a、第四接触孔83b的方式在半导体基板10的正面上形成Al膜(或Al合金膜)并使其图案化，从而形成温度感测部13的阳极焊盘23a和阴极焊盘23b。接下来，通过例如溅射在漏电极51的表面依次层叠例如Ti膜、Ni膜和金(Au)膜而形成漏极焊盘(未图示)。
接下来，通过例如化学气相成长(CVD：Chemical Vapor Deposition)法用聚酰亚胺膜保护半导体基板10的正面。接下来，通过光刻法和蚀刻选择性地除去该聚酰亚胺膜，形成分别覆盖电极焊盘的第一保护膜49a～49c，并且将这些第一保护膜49a～49c开口。
接下来，在通常的电镀前处理之后，利用通常的电镀处理，在电极焊盘21a、21b、22、23a、23b的在第一保护膜49a～49c的开口部露出的部分形成镀膜47a～47d。此时，第一保护膜49a～49c作为抑制镀膜47a～47d的湿润扩展的掩模发挥功能。镀膜47a～47d的厚度例如可以为5μm左右。
接下来，通过例如CVD法，形成成为覆盖镀膜47a～47d与第一保护膜49a～49c的各边界的第二保护膜50a～50c的聚酰亚胺膜。接下来，在镀膜47a～47d上分别通过焊料层(未图示)接合端子销48a～48d。此时，第二保护膜50a～50c作为抑制焊料层湿润扩展的掩模发挥功能。
其后，通过将半导体基板10切割(切断)并单片化成单个的芯片状，从而完成图1～图3所示的半导体装置20。
如上所述，根据实施方式1，在有源区的主无效区的OC焊盘的正下方的一部分配置电流感测部的单位单元而作为感测有效区，且在主无效区的OC焊盘的正下方，将包围感测有效区的周围的区域作为不配置电流感测部的单位单元的感测无效区。在感测无效区不配置p型基区而仅配置n型区域。由此，在主无效区的OC焊盘的正下方，仅在感测有效区形成寄生二极管，在感测无效区不形成寄生二极管。
即，在主有效区的主半导体元件的寄生二极管与感测有效区的电流感测部的寄生二极管之间存在未形成寄生二极管的感测无效区。因此，在主半导体元件和电流感测部同时从关断开关到导通，主半导体元件和电流感测部的寄生二极管同时关断时，能够抑制在主有效区产生的空穴电流(主半导体元件的寄生二极管的反向恢复电流)流入到电流感测部，能够提高主无效区中的寄生二极管的反向恢复耐量。
另外，根据实施方式1，在半导体基板的正面的表面区域仅配置了n-型区域的感测无效区中，通过增厚场绝缘膜的覆盖n-型区域的部分的厚度，从而能够在覆盖n-型区域的部分提高场绝缘膜的耐电场性。因此，在场绝缘膜的覆盖n-型区域的部分的正下方，即使因为在半导体基板的正面的表面区域未设置p型基区而产生耐压降，也能够抑制场绝缘膜的绝缘破坏。
另外，根据实施方式1，通过在感测无效区中的半导体基板的正面的表面区域仅配置n-型区域，从而缓和主半导体元件的最靠近感测无效区侧的第二p+型区域的施加于感测无效区侧的端部的电场。另外，通过在感测无效区中的半导体基板的正面的表面区域仅配置n-型区域，从而缓和电流感测部的最靠近感测无效区侧的第二p+型区域的施加于感测无效区侧的端部的电场。由此，能够提高感测无效区中的耐压。
(实施方式2)
接下来，对实施方式2的半导体装置进行说明。图11～图13是表示从半导体基板的正面侧观察实施方式2的半导体装置而得的布局的一个例子的俯视图。实施方式2的半导体装置20’的配置主无效区1b中的p型基区34c’和n-型区域32b’的范围与实施方式1的半导体装置20(参照图1～图3)不同。
因此，虽然省略图示，但在实施方式2中，主无效区1b的除了感测有效区12a以外的区域中的设置于半导体基板10的整个正面上的场绝缘膜中的覆盖p型基区34c’且厚度t2的厚的场绝缘膜80c以及覆盖n-型区域32b且厚度t3的薄的场绝缘膜80b的配置与实施方式1不同。
具体而言，如图11所示，p型基区34c’在主无效区1b的除了OC焊盘22和阳极焊盘23a的正下方以外的几乎整个区域中可以设置于半导体基板10的正面的表面区域。此时，n-型区域32b’在主无效区1b的OC焊盘22和阳极焊盘23a的正下方的几乎整个区域中设置于半导体基板10的正面的表面区域。
另外，如图12所示，p型基区34c’在主无效区1b的除了OC焊盘22、阳极焊盘23a和阴极焊盘23b的正下方以外的几乎整个区域中可以设置于半导体基板10的正面的表面区域。此时，n-型区域32b’在主无效区1b的OC焊盘22、阳极焊盘23a和阴极焊盘23b的正下方的几乎整个区域中设置于半导体基板10的正面的表面区域。
另外，如图13所示，未设置p型基区34c’地在主无效区1b的除了感测有效区12a的正下方以外的几乎整个区域中，可以在半导体基板10的正面的表面区域设置n-型区域32b’。此时，仅在主无效区1b和边缘终端区2中的边缘终端区2中，在半导体基板10的正面的表面区域设置用于元件分离的p型区域。
虽然省略图示，但是可以在主无效区1b的在所有的电极焊盘(栅极焊盘21b、OC焊盘22、阳极焊盘23a和阴极焊盘23b)的正下方的几乎整个区域中，在半导体基板10的正面的表面区域设置有n-型区域32b’。此时，p型基区34c’在主无效区1b的除了电极焊盘的正下方以外的区域中设置于半导体基板10的正面的表面区域。
主无效区1b中的p型基区34c’的表面积与n-型区域32b’的表面积的比率由形成于主无效区1b的寄生二极管17(参照图4)的正向电压与反向恢复耐量的权衡关系决定。p型基区34c’的表面积越宽广，能够使形成于主无效区1b的寄生二极管17的正向电压越高。n-型区域32b的表面积越宽广，能够使形成于主无效区1b的寄生二极管17的反向恢复耐量越高。
如上所述，根据实施方式2，能够得到与实施方式1同样的效果。另外，根据实施方式2，通过对在主无效区中选择性地形成于半导体基板的正面的表面区域的p型基区与n-型区域的表面积比率进行各种改变，从而能够分别在允许范围内对形成于主无效区的寄生二极管的正向电压与反向恢复耐量的权衡关系进行各种改变。
(实施方式3)
接下来，对实施方式3的半导体装置进行说明。图14是表示从半导体基板的正面侧观察实施方式3的半导体装置而得的布局的一个例子的俯视图。实施方式3的半导体装置90与实施方式1的半导体装置20(参照图1～图3)的不同之处在于，具备将主无效区1b附近的n-型漂移区32中产生的空穴电流引向接地电位的接地点GND的金属电极(以下记为引出电极)18。
引出电极18在主无效区1b中设置于半导体基板10的正面上，且与p型基区34c电连接。引出电极18固定于源极焊盘21a的电位(源极电位：接地电位)。引出电极18设置于例如除了配置有栅极焊盘21b与栅极金属电极(未图示)的连结部19的部分以外的主无效区1b的外周部。栅极金属电极是设置于栅极流道上且与栅极流道电连接的金属层。
引出电极18具有在有源区1的寄生二极管16、17(参照图4)关断时，介由p型基区34c将主有效区1a和/或边缘终端区2的n-型漂移区32中产生并向主无效区1b流入的空穴电流引向接地电位的接地点GND的功能。在图14中用虚线表示引出电极18的内周。引出电极18的外周与主无效区1b的外周相同。
如上所述，根据实施方式3，能够得到与实施方式1同样的效果。另外，根据实施方式3，通过设置与主无效区的p型基区电连接的引出电极，从而在有源区的寄生二极管关断时，能够将流向主无效区的空穴电流从引出电极引出，所以能够进一步提高主无效区中的寄生二极管的反向恢复耐量。
(实施例)
接下来，对实施方式1的半导体装置20的反向恢复耐量进行研究。图15是表示实施例的基于反向恢复耐量的阻断电流的电流量的特性图。将对上述的实施方式1的半导体装置20(以下记为实施例：参照图1)和现有的半导体装置120(以下为现有例：参照图16)中有源区的寄生二极管关断时通过主有效区的p型基区向源极焊盘抽取的空穴电流(阻断电流)的电流量进行了比较的结果示于图15。
如图15所示，确认了与现有例相比，在实施例中，有源区1的寄生二极管16、17(参照图4)关断时，通过主有效区1a的p型基区34a向源极焊盘21a抽取的空穴电流的电流量变多。这是因为在实施例中，通过以包围感测有效区12a的周围的方式在主无效区1b配置n-型区域32b，从而在主无效区1b附近产生的空穴电流不易流向感测有效区12a，主无效区1b的寄生二极管17的反向恢复耐量提高。
虽然省略图示，但是通过发明人确认了在实施方式2的半导体装置20’、实施方式3的半导体装置90中，也得到与实施例同样的效果。
以上，本发明不限于上述的各实施方式，在不脱离本发明的主旨的范围内可以进行各种改变。例如，可以设置平面栅极结构来代替沟槽栅极结构。另外，在将碳化硅以外的宽带隙半导体作为半导体材料来代替以碳化硅作为半导体材料的情况也可以适用本发明。另外，本发明即便使导电型(n型、p型)反转也同样成立。
工业上的可利用性
如上，本发明的半导体装置对在与主半导体元件同一半导体基板具备电流感测部的半导体装置有用，特别适用于需要将作为主半导体元件不发挥功能的主无效区的表面积设定得较大的半导体装置。

Claims (11)

1.一种半导体装置，其特征在于，具备：
半导体基板，其包含带隙比硅的带隙宽的半导体；
第一个第一导电型区，其设置于所述半导体基板的内部；
第一个第二导电型区，其设置在所述半导体基板的第一主面与所述第一个第一导电型区之间；
第一绝缘栅型场效应晶体管，其将所述第一个第一导电型区作为漂移区，将所述第一个第二导电型区作为基区；
所述第一绝缘栅型场效应晶体管的第一源极焊盘，其设置于所述半导体基板的第一主面上，且电连接到所述第一个第二导电型区；
第二个第二导电型区，其设置在所述半导体基板的第一主面与所述第一个第一导电型区之间的与所述第一个第二导电型区不同的区域；
第二绝缘栅型场效应晶体管，其将所述第一个第一导电型区作为漂移区，将所述第二个第二导电型区作为基区，且具有个数比所述第一绝缘栅型场效应晶体管的单元的个数少且单元结构与所述第一绝缘栅型场效应晶体管的单元结构相同的多个单元；
所述第二绝缘栅型场效应晶体管的第二源极焊盘，其以与所述第一源极焊盘分离的方式设置于所述半导体基板的第一主面上，且电连接到所述第二个第二导电型区；
场绝缘膜，其在除了配置有所述第一绝缘栅型场效应晶体管的单元的第一有效区和配置有所述第二绝缘栅型场效应晶体管的单元的第二有效区以外的无效区中覆盖所述半导体基板的第一主面；
第二个第一导电型区，其在所述无效区中设置在所述半导体基板的第一主面与所述第一个第一导电型区之间，与所述第二有效区接触，且包围所述第二有效区的周围；以及
漏电极，其电连接到所述半导体基板的第二主面，且被所述第一绝缘栅型场效应晶体管和所述第二绝缘栅型场效应晶体管共用，
将所述场绝缘膜的覆盖所述第二个第一导电型区的第一部分的厚度设为比剩余的第二部分的厚度厚。
2.根据权利要求1所述的半导体装置，其特征在于，所述第二个第一导电型区的表面积为所述第二有效区的表面积以上。
3.根据权利要求2所述的半导体装置，其特征在于，所述第二个第一导电型区设置于所述第二源极焊盘的正下方的除了所述第二有效区以外的整个区域。
4.根据权利要求3所述的半导体装置，其特征在于，所述半导体装置还具备1个以上的电极焊盘，所述电极焊盘在所述无效区中以与所述第一源极焊盘和所述第二源极焊盘分离的方式设置于所述半导体基板的第一主面上，且在与所述半导体基板的第一主面正交的方向上与所述半导体基板对置，
所述第二个第一导电型区从所述第二源极焊盘的正下方延伸到在与所述半导体基板的第一主面正交的方向上与至少1个所述电极焊盘对置的区域。
5.根据权利要求4所述的半导体装置，其特征在于，所述电极焊盘为所述第一绝缘栅型场效应晶体管的栅极焊盘。
6.根据权利要求4所述的半导体装置，其特征在于，所述半导体装置具有检测所述第一绝缘栅型场效应晶体管的温度的二极管的所述电极焊盘。
7.根据权利要求4所述的半导体装置，其特征在于，所述半导体装置具有保护所述第一绝缘栅型场效应晶体管不受过电压影响的二极管的所述电极焊盘。
8.根据权利要求4～7中任一项所述的半导体装置，其特征在于，所述第二个第一导电型区设置于所述无效区的整个区域。
9.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述半导体装置还具备第三个第二导电型区，所述第三个第二导电型区是所述无效区中的除了所述第二个第一导电型区以外的区域，设置在所述半导体基板的第一主面与所述第一个第一导电型区之间，与所述第一个第二导电型区电连接，并在与所述半导体基板的第一主面平行的方向上隔着所述第二个第一导电型区而与所述第二有效区对置。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，所述场绝缘膜的所述第一部分的厚度为所述场绝缘膜的所述第二部分的厚度的1.5倍以上且2.5倍以下。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述第二绝缘栅型场效应晶体管对在所述第一绝缘栅型场效应晶体管中流通的过电流进行检测。
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