CN111755397A - 多基岛引线框架的封装结构及其封装方法 - Google Patents

多基岛引线框架的封装结构及其封装方法 Download PDF

Info

Publication number
CN111755397A
CN111755397A CN202010690221.1A CN202010690221A CN111755397A CN 111755397 A CN111755397 A CN 111755397A CN 202010690221 A CN202010690221 A CN 202010690221A CN 111755397 A CN111755397 A CN 111755397A
Authority
CN
China
Prior art keywords
base
chips
frame
islands
pins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010690221.1A
Other languages
English (en)
Inventor
韩广涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joulwatt Technology Hangzhou Co Ltd
Original Assignee
Joulwatt Technology Hangzhou Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Joulwatt Technology Hangzhou Co Ltd filed Critical Joulwatt Technology Hangzhou Co Ltd
Priority to CN202010690221.1A priority Critical patent/CN111755397A/zh
Publication of CN111755397A publication Critical patent/CN111755397A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明公开了一种多基岛引线框架的封装结构及其封装方法，该封装结构包括：框架基体；位于框架基体内部区域且相互之间电气隔离的多个基岛；位于框架基体周边且间隔设置的多个引脚；设置于多个基岛上的多个芯片；连接多个引脚与多个芯片、和/或连接多个芯片中任意两个芯片的若干键合引线；封装框架基体、多个基岛、多个引脚、多个芯片和若干键合引线的塑封体，其中，封装结构还包括：设置于框架基体底部的胶膜。本发明优化了多基岛引线框架的设计，增大了基岛面积，也增多了多基岛引线框架的封装引脚可导出信号的数量。

Description

多基岛引线框架的封装结构及其封装方法
技术领域
本发明涉及半导体封装技术领域，具体涉及一种多基岛引线框架的封装结构及其封装方法。
背景技术
在半导体封装领域，随着技术的发展，半导体产品应用对封装要求也越来越高。例如一个封装体里需要集成更多的芯片，以达到高集成度，减小封装体积，缩短芯片互联距离以提高芯片处理速度等目的。对应此类需求，QFN(Quad Flat No-leadPackage，方形扁平无引脚封装)多基岛引线框架应运而生，即每个基岛分开承载不同芯片，使各芯片之间相互隔绝的同时满足多芯片封装。
现有的QFN多基岛引线框架在设计时，因考虑到框架在封装生产过程中保持良好的共面度，防止框架变形，以及各基岛良好的承载性等因素，通常需要对每个基岛设计3个及以上的连筋或相连引脚以保证强度。特别是基岛较大时，连筋所能承载能力有限，必须合理设计基岛的连接关系。
参考图1，图1示出根据现有的一种多基岛引线框架的封装结构示意图。如图1所示，该封装结构包括：框架基体、多个基岛、多个引脚和多个芯片，多个基体相互电气隔离的设置于框架基体的内部区域，多个引脚彼此间隔的设置于框架基体的周边，多个芯片对应的设置于多个基岛之上。多个基岛中的每个基岛11与多个引脚中部分引脚12通过键合线连接，多个引脚中的至少两个引脚13直接与多个基岛中的每个基岛11连接，以为基岛11提供支持，避免基岛变形。
基于以上描述，现有的多基岛引线框架的封装结构中，受限于需要留出连筋的空间，使得可承载芯片的基岛面积减小。同时，由于连筋和引脚通过基岛相连，所以相连的多个引脚只能引出同一个信号，也限制了QFN多基岛封装打线设计的灵活性。
因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。
发明内容
为了解决上述技术问题，本发明提供了一种多基岛引线框架的封装结构及其封装方法，优化了多基岛引线框架的设计，增大了基岛面积，也增多了多基岛引线框架的封装引脚可导出信号的数量。
根据本发明提供的一种多基岛引线框架的封装结构，包括：框架基体；位于所述框架基体内部区域且相互之间电气隔离的多个基岛；位于所述框架基体周边且间隔设置的多个引脚；设置于所述多个基岛上的多个芯片；连接所述多个引脚与所述多个芯片、和/或连接所述多个芯片中任意两个芯片的若干键合引线；封装所述框架基体、所述多个基岛、所述多个引脚、所述多个芯片和所述若干键合引线的塑封体，其中，所述封装结构还包括：设置于所述框架基体底部的胶膜。
优选地，所述多个基岛中的每个基岛均与所述多个引脚中的任一引脚电气隔离。
优选地，所述多个基岛中的每个基岛均与所述多个引脚中的一个引脚连接。
优选地，所述若干键合引线均为金属线。
优选地，所述多个芯片通过绝缘胶对应的设置于所述多个基岛上。
根据本发明提供的一种多基岛引线框架的封装方法，包括：将多个芯片对应的设置于多个基岛上；通过键合工艺将若干键合引线连接于所述多个芯片和多个引脚中相应的引脚之间；通过塑封模具将框架基体、所述多个基岛、所述多个引脚、所述多个芯片和所述若干键合引线塑封，其中，将多个芯片对应的设置于多个基岛上之前，所述封装方法还包括：在所述框架基体上通过电镀的方式生成所述多个基岛和/或所述多个引脚；或在所述框架基体上通过电镀、或冲压或蚀刻的方式生成所述多个基岛和/或所述多个引脚，并在所述框架基体底部设置胶膜；和/或对所述框架基体进行预塑封，以便于对所述框架基体内部进行固定。
优选地，所述多个基岛中的每个基岛均与所述多个引脚中的任一引脚电气隔离。
优选地，所述多个基岛中的每个基岛均与所述多个引脚中的一个引脚连接。
优选地，所述若干键合引线均为金属线。
优选地，所述多个芯片通过绝缘胶对应的设置于所述多个基岛上。
本发明的有益效果是：本发明公开了一种多基岛引线框架的封装结构及其封装方法，通过在多基岛引线框架的封装结构中的框架基体底部设置胶膜层，进而可以使得框架基体、胶膜、多个引脚和多个基岛形成一个整体，进而为多个基岛提供有效的支撑，降低基岛的变形风险。
基于在框架基体底部设置胶膜层，设计多个引脚中的任意两个引脚之间彼此电气隔离，使得多个基岛中的每个基岛至多与一个引脚直接连接或不与引脚直接连接，增大了基岛面积，也增多了多基岛引线框架的封装引脚可导出信号的数量。
应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出根据现有的一种多基岛引线框架的封装结构示意图；
图2示出根据本发明实施例提供的多基岛引线框架的封装结构示意图；
图3示出图2中多基岛引线框架的封装结构沿A-A方向的剖面结构示意图；
图4示出根据本发明实施例提供的多基岛引线框架的封装方法的流程图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
下面，参照附图对本发明进行详细说明。
图2示出根据本发明实施例提供的多基岛引线框架的封装结构示意图，图3示出图2中多基岛引线框架的封装结构沿A-A方向的剖面结构示意图。
本发明所公开的多基岛引线框架的封装结构中的引线框架可应用于如QFN封装，多基岛引线框架在与芯片或电子组件通过QFN封装塑封后，能够形成一个独立的QFN封装结构，如图2所示，其中多基岛引线框架的封装线采用虚线框示意性标出。
参考图2和图3，本实施例中，多基岛引线框架的封装结构(本文中可简称为封装结构)包括：框架基体21、多个基体、多个引脚、多个芯片、若干键合线、塑封体215和胶膜22。
其中，多个基岛相互之间电气隔离的位于框架基体21的内部区域。本实施例中，多个基岛包括第一基岛23、第二基岛24、第三基岛28和第四基岛29。但可以理解的是，上述描述仅是示例性的，多基岛引线框架的封装结构中多个基岛的数量可根据具体的需要封装的芯片和电子组件的数量进行调整设计，或根据多基岛引线框架的封装尺寸进行调整设计，本发明对此不做限制。
多个引脚彼此间隔设置的位于框架基体21的周边。本实施例中，多个引脚位于多个基岛***的框架基体21区域，且在框架基体21周边的四个侧边区域中每个侧边区域上设置的引脚数量相同。
进一步地，在多个引脚中的每个引脚上都设置有引脚焊盘(图2中阴影部分处)，以方便多个引脚与多个芯片之间的电连接。
本实施例中，多个引脚中的任意两个引脚之间彼此电气隔离(某些特定的芯片的电路连接结构要求除外)。也即是说，多个基岛中的每个基岛均与多个引脚中的任一引脚电气隔离，或者多个基岛中的每个基岛均与多个引脚中的一个引脚直接连接。相当于一个基岛不会同时与多个引脚中的两个或两个以上数量的引脚直接连接，避免了多个引脚中的两个或两个以上的引脚通过基岛实现电连接，进而隔离了多个引脚之间的信号连接，有效的提升了封装打线设计的灵活性，也增多了多基岛引线框架的封装引脚可导出信号的数量。
多个芯片对应的设置于多个基岛上。本实施例中，参考图3，多个芯片包括第一芯片25、第二芯片26，且多个芯片中的每个芯片与多个基岛中的每个基岛为一一对应关系。例如第一芯片25设置于第一基岛23上，第二芯片26设置于第二基岛23上。相同原理的，多个芯片还包括第三芯片和第四芯片，第三芯片设置于第三基岛28上，第四芯片设置于第四基岛29上。
进一步地，多个芯片通过粘结性材料如为绝缘胶对应的设置于多个基岛上。
若干键合线用于实现多个引脚与多个芯片、和/或多个芯片中任意两个芯片之间的电连接。例如，若干键合线中的一个键合线27的一端与多个引脚中对应一个引脚上的引脚焊盘连接，若干键合线中的一个键合线27的另一端与多个芯片中对应一个芯片的一个芯片管脚连接。其中，若干键合引线均为金属线。
塑封体215用于对框架基体21、多个基岛、多个引脚、多个芯片和若干键合引线进行封装塑封，以形成独立的多基岛引线框架的封装结构。
本实施例中，塑封体215采用具有绝缘属性且结合力强的材料，如为环氧树脂。进一步的，框架基体21和多个基岛相对塑封体215的侧面可设置为糙面，以增加与塑封体215之间的结合力，使最终形成的封装结构具有良好的稳固性。
胶膜22设置于框架基体21的底部。通过在框架基体21的底部增加一层胶膜22，可以使得框架基体、胶膜、多个引脚和多个基岛形成一个整体，进而为多个基岛提供有效的支撑，降低基岛的变形风险。
进一步地，基于上述描述，在本发明的一个实施例中，多个基岛中的每个基岛均与多个引脚中的任一引脚电气隔离，此种情况下，由于封装结构中的多个基岛没有与之相连的引脚的支撑，因此胶膜22可选用材质较硬的胶膜，以更好的为封装结构中的多个基岛提供硬支撑，进而降低基岛的变形风险。
在本发明的另一个实施例中，多个基岛中的每个基岛均与多个引脚中的一个引脚直接连接，此种情况下，由于封装结构中的多个基岛也会受到与之相连的引脚的支撑，因此胶膜22可选用材质较软的胶膜，通过胶膜22使得框架基体、胶膜、多个引脚和多个基岛形成一个整体，再加上与之相连的一个引脚提供的支撑，也能够很好的降低基岛的变形风险。且材质较软的胶膜成本低，可选用种类多。可以理解的是，此种情况下胶膜22也可选用材质较硬的胶膜，以更进一步地降低基岛的变形风险。
在框架基体21底部设置胶膜22时，只需要将胶膜22具有粘性的一面贴合到框架基体21的底部即可，工艺步骤简单，不会产生额外的工艺成本。且由于采用胶膜使得封装结构对基岛进行整体支撑，进而可以减少与多个基岛中的每个基岛直接连接的引脚数量(至多为一个)，在保证了为多个基岛提供有效的支撑的前提下，相较于图1所示的封装结构，增大了基岛面积，也增多了多基岛引线框架的封装引脚可导出信号的数量。
图4示出根据本发明实施例提供的多基岛引线框架的封装方法的流程图。
如图4所示，本实施例中，多基岛引线框架的封装方法包括执行下述步骤：
在步骤S1中，将多个芯片对应的设置于多个基岛上。
可通过粘结性材料如为绝缘胶将多个芯片对应的设置于多个基岛上。且一般情况下，一个基岛上只对应设置一个芯片。
在步骤S2中，通过键合工艺将若干键合引线连接于多个芯片和多个引脚中相应的引脚之间。
通过键合工艺，将若干键合线中每个键合线的一端与多个引脚中对应的一个引脚上的引脚焊盘连接，将若干键合线中每个键合线的另一端与多个芯片中对应的一个芯片的一个芯片管脚连接，实现多个基岛上的多个芯片和位于框架基体周边的多个引脚之间的电气连接。
进一步地，该若干键合引线均为金属线。
在步骤S3中，通过塑封模具将框架基体、多个基岛、多个引脚、多个芯片和若干键合引线塑封。
通过塑封模具将框架基体、多个基岛、多个引脚、多个芯片和若干键合引线塑封，形成塑封体。本实施例中，塑封体采用具有绝缘属性且结合力强的材料，如为环氧树脂。
进一步地，在进行塑封时，框架基体和多个基岛相对塑封体的侧面可设置为糙面，以增加框架基体和多个基岛与塑封体之间的结合力，使最终形成的封装结构具有良好的稳固性。
需要进一步说明的是，多个基岛和多个引脚均设置于框架基体上，且多个引脚中的任意两个引脚之间彼此电气隔离(某些特定的芯片的电路连接结构要求除外)。也即是说，多个基岛中的每个基岛均与多个引脚中的任一引脚电气隔离，或者多个基岛中的每个基岛均与多个引脚中的一个引脚直接连接。避免了多个引脚中的两个或两个以上的引脚通过基岛实现电连接，进而隔离了多个引脚之间的信号连接，有效的提升了封装打线设计的灵活性，也增多了多基岛引线框架的封装引脚可导出信号的数量。
进一步地，本发明所公开的多基岛引线框架的封装方法还包括，在将多个芯片对应的设置于多个基岛上(步骤S1)之前执行步骤S4、步骤S5和步骤S6中的至少之一。
需要说明的是，以下步骤S4、步骤S5和步骤S6的序号不作为对具体步骤执行的先后顺序限定。当需要执行步骤S4-S6中的两项或两项以上的步骤时，具体的执行顺序应参照本说明中对个步骤的详细说明或根据实际情况进行灵活调整。进一步的，步骤S4、步骤S5和步骤S6具体包括：
在步骤S4中，在框架基体底部设置胶膜。
在步骤S1中将多个芯片对应的设置于多个基岛上之前，还包括在框架基体底部设置胶，以为多个基岛提供有效的支撑，降低基岛的变形风险，进而更好的进行芯片设置。具体的，可将胶膜具有粘性的一面直接贴合到框架基体的底部。通过在框架基体的底部增加一层胶膜，可以使得框架基体、胶膜、多个引脚和多个基岛形成一个整体，进而为多个基岛提供有效的支撑，降低基岛的变形风险。
可以理解的是，在执行步骤S4之前，已经在框架基体上通过如电镀、冲压、蚀刻等方式设置生成了多个基岛和/或多个引脚。其中，若采用冲压、蚀刻方式在框架基体上设置生成多个基岛和/或多个引脚，则之后需要执行步骤S4；若采用电镀的方式生成多个基岛和/或多个引脚(即步骤S5)，则在步骤S5之后，上述步骤S4为可选执行项。
在步骤S5中，在框架基体上通过电镀的方式生成多个基岛和/或多个引脚。
在执行步骤S1之前，还包括在框架基体上设置多个引脚和多个基岛(具体设置后的结构可参考图2和图3)。本实施例中，在框架基体上通过电镀的方式设置生成多个基岛和/或多个引脚，如此，可以不破坏框架基体的完整性(完整的框架基体可提高良好支撑性能)，使得框架基体在塑封好的封装结构中仍能具有良好的支撑性能，进而由框架基体为多个基岛提供有效的支撑，降低基岛的变形风险。同时，也减少了需要对框架基体进行的工艺步骤，且由于电镀技术相对成熟，也降低了封装的复杂度。
在步骤S6中，对框架基体进行预塑封，以便于框架基体内部进行固定。
在对框架基体、多个基岛、多个引脚、多个芯片和若干键合引线进行封装塑封之前，还包括对框架基体进行预塑封，如为采用环氧树脂在封装塑封前对框架基体内部进行固定，有效提高封装塑封时框架基体与多个基岛之间的稳固性，即通过预塑封后的框架基体为多个基岛提供有效的支撑，降低基岛的变形风险。工艺步骤简单，无需其他的材料和工艺工具。
综上，本发明通过在多基岛引线框架的封装结构中的框架基体底部设置胶膜层，进而可以使得框架基体、胶膜、多个引脚和多个基岛形成一个整体，进而为多个基岛提供有效的支撑，降低基岛的变形风险。
基于在框架基体底部设置胶膜层，设计多个引脚中的任意两个引脚之间彼此电气隔离，使得多个基岛中的每个基岛至多与一个引脚直接连接或不与引脚直接连接，增大了基岛面积，也增多了多基岛引线框架的封装引脚可导出信号的数量。
应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (10)

1.一种多基岛引线框架的封装结构，其特征在于，包括：
框架基体；
位于所述框架基体内部区域且相互之间电气隔离的多个基岛；
位于所述框架基体周边且间隔设置的多个引脚；
设置于所述多个基岛上的多个芯片；
连接所述多个引脚与所述多个芯片、和/或连接所述多个芯片中任意两个芯片的若干键合引线；
封装所述框架基体、所述多个基岛、所述多个引脚、所述多个芯片和所述若干键合引线的塑封体，
其中，所述封装结构还包括：设置于所述框架基体底部的胶膜。
2.根据权利要求1所述的封装结构，其特征在于，所述多个基岛中的每个基岛均与所述多个引脚中的任一引脚电气隔离。
3.根据权利要求1所述的封装结构，其特征在于，所述多个基岛中的每个基岛均与所述多个引脚中的一个引脚连接。
4.根据权利要求1-3中任一项所述的封装结构，其特征在于，所述若干键合引线均为金属线。
5.根据权利要求1-3中任一项所述的封装结构，其特征在于，所述多个芯片通过绝缘胶对应的设置于所述多个基岛上。
6.一种多基岛引线框架的封装方法，其特征在于，包括：
将多个芯片对应的设置于多个基岛上；
通过键合工艺将若干键合引线连接于所述多个芯片和多个引脚中相应的引脚之间；
通过塑封模具将框架基体、所述多个基岛、所述多个引脚、所述多个芯片和所述若干键合引线塑封，
其中，将多个芯片对应的设置于多个基岛上之前，所述封装方法还包括：
在所述框架基体上通过电镀的方式生成所述多个基岛和/或所述多个引脚；或
在所述框架基体上通过电镀、或冲压或蚀刻的方式生成所述多个基岛和/或所述多个引脚，并在所述框架基体底部设置胶膜；和/或
对所述框架基体进行预塑封，以便于对所述框架基体内部进行固定。
7.根据权利要求6所述的封装方法，其特征在于，所述多个基岛中的每个基岛均与所述多个引脚中的任一引脚电气隔离。
8.根据权利要求6所述的封装方法，其特征在于，所述多个基岛中的每个基岛均与所述多个引脚中的一个引脚连接。
9.根据权利要求6所述的封装方法，其特征在于，所述若干键合引线均为金属线。
10.根据权利要求6-9中任一项所述的封装方法，其特征在于，所述多个芯片通过绝缘胶对应的设置于所述多个基岛上。
CN202010690221.1A 2020-07-17 2020-07-17 多基岛引线框架的封装结构及其封装方法 Pending CN111755397A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010690221.1A CN111755397A (zh) 2020-07-17 2020-07-17 多基岛引线框架的封装结构及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010690221.1A CN111755397A (zh) 2020-07-17 2020-07-17 多基岛引线框架的封装结构及其封装方法

Publications (1)

Publication Number Publication Date
CN111755397A true CN111755397A (zh) 2020-10-09

Family

ID=72711492

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010690221.1A Pending CN111755397A (zh) 2020-07-17 2020-07-17 多基岛引线框架的封装结构及其封装方法

Country Status (1)

Country Link
CN (1) CN111755397A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116314051A (zh) * 2023-05-23 2023-06-23 广东气派科技有限公司 一种大功率器件的封装结构和方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202564244U (zh) * 2012-05-09 2012-11-28 江苏长电科技股份有限公司 多基岛露出型单圈多芯片正装封装结构
CN103489795A (zh) * 2013-08-31 2014-01-01 华天科技（西安）有限公司 一种基于框架采用预塑封优化技术的aaqfn封装件及其制作工艺
CN203573975U (zh) * 2013-09-11 2014-04-30 杰群电子科技（东莞）有限公司 一种新型半导体引线框架结构
CN106783780A (zh) * 2016-12-21 2017-05-31 长电科技（宿迁）有限公司 一种半导体封装结构及其工艺方法
CN108231721A (zh) * 2018-02-09 2018-06-29 上海晶丰明源半导体股份有限公司 多基岛引线框架、引线框架阵列及封装体
CN108447844A (zh) * 2018-05-11 2018-08-24 上海北京大学微电子研究院 一种模组化qfn封装结构
CN207781587U (zh) * 2017-12-27 2018-08-28 四川明泰电子科技有限公司 一种sop多基岛多阵列引线框架
CN210182373U (zh) * 2019-01-25 2020-03-24 江苏友润微电子有限公司 一种双基岛多芯片多工艺封装结构
CN212848364U (zh) * 2020-07-17 2021-03-30 杰华特微电子（杭州）有限公司 多基岛引线框架的封装结构

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202564244U (zh) * 2012-05-09 2012-11-28 江苏长电科技股份有限公司 多基岛露出型单圈多芯片正装封装结构
CN103489795A (zh) * 2013-08-31 2014-01-01 华天科技（西安）有限公司 一种基于框架采用预塑封优化技术的aaqfn封装件及其制作工艺
CN203573975U (zh) * 2013-09-11 2014-04-30 杰群电子科技（东莞）有限公司 一种新型半导体引线框架结构
CN106783780A (zh) * 2016-12-21 2017-05-31 长电科技（宿迁）有限公司 一种半导体封装结构及其工艺方法
CN207781587U (zh) * 2017-12-27 2018-08-28 四川明泰电子科技有限公司 一种sop多基岛多阵列引线框架
CN108231721A (zh) * 2018-02-09 2018-06-29 上海晶丰明源半导体股份有限公司 多基岛引线框架、引线框架阵列及封装体
CN108447844A (zh) * 2018-05-11 2018-08-24 上海北京大学微电子研究院 一种模组化qfn封装结构
CN210182373U (zh) * 2019-01-25 2020-03-24 江苏友润微电子有限公司 一种双基岛多芯片多工艺封装结构
CN212848364U (zh) * 2020-07-17 2021-03-30 杰华特微电子（杭州）有限公司 多基岛引线框架的封装结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116314051A (zh) * 2023-05-23 2023-06-23 广东气派科技有限公司 一种大功率器件的封装结构和方法
CN116314051B (zh) * 2023-05-23 2023-08-11 广东气派科技有限公司 一种大功率器件的封装结构和方法

Similar Documents

Publication Publication Date Title
US6590281B2 (en) Crack-preventive semiconductor package
US8836101B2 (en) Multi-chip semiconductor packages and assembly thereof
US6731015B2 (en) Super low profile package with stacked dies
US5508556A (en) Leaded semiconductor device having accessible power supply pad terminals
US7646083B2 (en) I/O connection scheme for QFN leadframe and package structures
US7642638B2 (en) Inverted lead frame in substrate
US6774479B2 (en) Electronic device having a semiconductor chip on a semiconductor chip connection plate and a method for producing the electronic device
CN111276461A (zh) 一种方形扁平无引脚封装结构及其制备方法、以及电子器件
US20020113304A1 (en) Dual die package and manufacturing method thereof
CN212848364U (zh) 多基岛引线框架的封装结构
CN111755397A (zh) 多基岛引线框架的封装结构及其封装方法
CN107342276B (zh) 半导体器件及相应方法
CN215183913U (zh) 四方扁平无引线封装结构
CN218160365U (zh) 封装结构
KR100437821B1 (ko) 반도체 패키지 및 그 제조방법
KR100891649B1 (ko) 반도체 패키지 제조방법
KR100537893B1 (ko) 리드 프레임과 이를 이용한 적층 칩 패키지
CN112103280A (zh) 芯片封装结构、芯片封装方法及数字隔离器
CN2619367Y (zh) 应用于高频ic的导线架
KR0167288B1 (ko) 칩크기 반도체 패키지 및 그 제조방법
JPH06342818A (ja) 半導体装置
CN112151522A (zh) 芯片封装结构、芯片封装方法及数字隔离器
KR950010866B1 (ko) 표면 실장형(surface mounting type) 반도체 패키지(package)
KR950013049B1 (ko) 다중-칩 리드온칩(loc) 구조를 갖는 반도체 패키지
JPH11111910A (ja) マルチチップマウント半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province, 310030

Applicant after: Jiehuate Microelectronics Co.,Ltd.

Address before: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province, 310030

Applicant before: JOULWATT TECHNOLOGY Inc.,Ltd.

CB02 Change of applicant information