CN111711772B

CN111711772B - 图像缩放方法、图像缩放电路、芯片和电子设备

Info

Publication number: CN111711772B
Application number: CN202010622295.1A
Authority: CN
Inventors: 张钰磊; 李新娟
Original assignee: Chip Wealth Technology Ltd
Current assignee: Chip Wealth Technology Ltd
Priority date: 2020-06-30
Filing date: 2020-06-30
Publication date: 2022-04-26
Anticipated expiration: 2040-06-30
Also published as: CN111711772A

Abstract

本申请提供一种图像缩放方法、图像缩放电路、芯片和电子设备，涉及图像缩放的视频信号处理领域。该方法应用于图像缩放电路，该方法包括：获取待播放视频的帧后廊个数为第一数量；帧后廊个数为第一时长内，待播放视频的行同步信号的个数；判断第一数量是否能被预设缩放分母整除；若否，则将帧同步信号进行移位，以使帧后廊个数为第二数量；将待播放视频的第一视频信号按照目标缩放比例进行缩放；第一视频信号包括所有数据选通信号、所有行同步信号以及所有移位后的帧同步信号。对帧后廊个数进行检测，避免帧后廊个数在图像缩放时不能被整除的问题，使得待播放视频的视频信号按照目标缩放比例进行缩放，避免图像缩放出错，优化图像缩放的效果。

Description

图像缩放方法、图像缩放电路、芯片和电子设备

技术领域

本申请涉及图像缩放的视频信号处理领域，具体而言，涉及一种图像缩放方法、图像缩放电路、芯片和电子设备。

背景技术

图像缩放算法作为数字图像处理的一种常用算法，被广泛用于与图像处理相关的各个领域。

Scaler图像缩放算法是把有效的行列像素按照一定的比例缩放，但是上位机在发送视频信号时，会在视频信号中***帧前廊和帧后廊时序，如果帧后廊个数不能满足图像缩放算法比例，就会因为时序问题导致算法输出错误。

发明内容

有鉴于此，本申请的目的在于提供一种图像缩放方法、图像缩放电路、芯片和电子设备。

为了实现上述目的，本申请实施例采用的技术方案如下：

第一方面，本申请实施例提供一种图像缩放方法，应用于图像缩放电路，所述方法包括：

获取待播放视频的帧后廊个数为第一数量；

其中，所述帧后廊个数为第一时长内，所述待播放视频的行同步信号的个数；所述第一时长为所述待播放视频的帧同步信号的起始时间距离数据选通信号的起始时间的第一时间间隔；

判断所述第一数量是否能被预设缩放分母整除；

若否，则将所述帧同步信号进行移位，以使所述帧后廊个数为第二数量；所述第二数量为所述预设缩放分母的整数倍；

将所述待播放视频的第一视频信号按照目标缩放比例进行缩放；所述第一视频信号包括所有所述数据选通信号、所有所述行同步信号以及所有移位后的帧同步信号。

第二方面，本申请提供一种图像缩放电路，所述图像缩放电路包括：

帧廊个数检测电路单元，用于获取待播放视频的帧后廊个数为第一数量；

帧同步信号移位电路单元，用于判断所述第一数量是否能被预设缩放分母整除；

所述帧同步信号移位电路单元还用于若所述第一数量不能被所述预设缩放分母整除，将所述帧同步信号进行移位，以使所述帧后廊个数为第二数量；所述第二数量为所述预设缩放分母的整数倍；

图像缩放硬件电路单元，用于将所述待播放视频的第一视频信号按照目标缩放比例进行缩放；所述第一视频信号包括所有所述数据选通信号、所有所述行同步信号以及所有移位后的帧同步信号。

第三方面，本申请实施例提供一种芯片，包括前述实施方式任意一项所述的图像缩放电路。

第四方面，本申请实施例提供一种电子设备，包括前述实施方式所述的芯片。

相较于现有技术，本申请提供一种图像缩放方法、图像缩放电路、芯片和电子设备，涉及图像缩放的视频信号处理领域。图像缩放方法应用于图像缩放电路，所述方法包括：获取待播放视频的帧后廊个数为第一数量；其中，所述帧后廊个数为第一时长内，所述待播放视频的行同步信号的个数；所述第一时长为所述待播放视频的帧同步信号的起始时间距离数据选通信号的起始时间的第一时间间隔；判断所述第一数量是否能被预设缩放分母整除；若否，则将所述帧同步信号进行移位，以使所述帧后廊个数为第二数量；所述第二数量为所述预设缩放分母的整数倍；将所述待播放视频的第一视频信号按照目标缩放比例进行缩放；所述第一视频信号包括所有所述数据选通信号、所有所述帧同步信号以及所有移位后的帧同步信号。对帧后廊个数进行检测，避免帧后廊个数在图像缩放时不能被整除的问题，使得待播放视频的视频信号按照目标缩放比例进行缩放，避免图像缩放出错，优化图像缩放的效果。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的一种图像缩放电路的示意图；

图2为本申请实施例提供的一种图像缩放方法的流程示意图；

图3为本申请实施例提供的另一种图像缩放方法的流程示意图；

图4为本申请实施例提供的一种“2变3”的时序波形图；

图5为本申请实施例提供的一种“2变3”的帧廊不整除波形示意图；

图6为本申请实施例提供的另一种图像缩放方法的流程示意图。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

需要说明的是，术语“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

图像缩放算法作为数字图像处理的一种常用算法，被广泛用于与图像处理相关的各个领域。驱动芯片为了适应上位机发送的不同分辨率，扩大应用范围，也常常会集成一些简单的图像缩放算法；其中，上位机是指可以直接发出操控命令的计算机，一般是个人计算机(Personal Computer，PC)、主计算机(host computer/master computer)、或上位计算机(upper computer)等。

scaler图像缩放算法是把有效的行列像素按照一定的比例缩放，但是上位机在发送视频信号时，会***帧前廊和帧后廊时序，如果帧后廊个数不能满足图像缩放算法比例，就会因为时序问题导致算法输出错误。

为了解决上述问题，本申请实施例提供一种图像缩放电路，请参见图1，图1为本申请实施例提供的一种图像缩放电路的示意图，该图像缩放电路20包括：帧廊个数检测电路单元21、帧同步信号移位电路单元22、图像缩放硬件电路单元23和时序控制产生电路单元24。

帧廊个数检测电路单元21用于获取待播放视频的帧后廊个数为第一数量。其中，帧后廊个数为第一时长内，待播放视频的行同步信号的个数；第一时长为待播放视频的帧同步信号的起始时间距离数据选通信号的起始时间的第一时间间隔。

帧同步信号移位电路单元22用于判断第一数量是否能被预设缩放分母整除。帧同步信号移位电路单元22还用于若第一数量不能被预设缩放分母整除，将帧同步信号进行移位，以使帧后廊个数为第二数量。第二数量为预设缩放分母的整数倍。

图像缩放硬件电路单元23用于将待播放视频的第一视频信号按照目标缩放比例进行缩放。第一视频信号包括所有数据选通信号、所有行同步信号以及所有移位后的帧同步信号。

对于上述的各信号，数据选通信号用DE来表示；帧同步信号亦称为场同步信号(Vertical Synchronizing Signal，VSYNC)，简称VS，VS的持续时间宽度用VSPW进行表示，帧后扫描延时用VFP来表示，帧后廊个数可以使用帧前扫描延时(VBP)来表示。行同步信号(Horizontal Synchronization Signal，HSYNC)，简称HS；HS的持续时间宽度用HSPW进行表示，行前扫描延时为HBP，行后扫描延时为HFP，行显示数据为HOZVAL。因此，每显示一帧图像的时间用LINE来表示：

LINE＝(HSPW+HBP+HOZVAL+HFP)*(VSPW+VBP+LINE+VFP)；

应理解，图像缩放电路20可以与静态随机存取存储器(Static Random AccessMemory，SRAM)连接，以便存储或读取图像数据；上述仅为本申请实施例提供的一种可能的实现方式。为了实现对待播放视频的图像缩放，图1示出的图像缩放电路还可以具有更多或更少的电路单元或模块，本申请不对其进行限定。

为了实现对待播放视频的图像缩放，下面在图1示出的图像缩放电路20的基础上，给出一种可能的实现方式，请参见图2，图2为本申请实施例提供的一种图像缩放方法的流程示意图，该图像缩放方法可以包括以下步骤：

S31，获取待播放视频的帧后廊个数为第一数量。

其中，帧后廊个数为第一时长内，待播放视频的行同步信号的个数；第一时长为待播放视频的帧同步信号的起始时间距离数据选通信号的起始时间的第一时间间隔。

S32，判断第一数量是否能被预设缩放分母整除。

该预设缩放分母根据图像缩放比例进行确定。例如，将待播放视频进行“2变3缩放”，则预设缩放分母为“2”。

若是，则执行S33；若否，则执行S34。

S33，将待播放视频的第二视频信号按照目标缩放比例进行缩放。

该第二视频信号包括所有数据选通信号、所有帧同步信号以及所有行同步信号。例如，请继续参见图1，该第二视频信号与图1示出的输入至帧廊个数检测电路单元21的“VS、HS、DE”一致。

应理解，对帧后廊个数进行检测，避免帧后廊个数在图像缩放时不能被整除的问题；使得待播放视频的视频信号按照目标缩放比例进行缩放，避免图像缩放出错，优化图像缩放的效果。

S34，将帧同步信号进行移位，以使帧后廊个数为第二数量。

该第二数量为预设缩放分母的整数倍。例如，请继续参见图1，将帧同步信号VS进行移位后，获取移位后的帧同步信号VS`，移位后的帧后廊个数(VBP)可以被预设缩放分母整除。

S35，将待播放视频的第一视频信号按照目标缩放比例进行缩放。

该第一视频信号包括所有数据选通信号、所有行同步信号以及所有移位后的帧同步信号。例如，请继续参见图1，该第一视频信号即为图1示出的帧同步信号移位电路单元22输出的“VS`、HS、DE”，并将第一视频信号经过图像缩放硬件电路单元23按照目标缩放比例，将输入的像素数据(如图1示出的“DIN[23:0]”)进行缩放，得到输出的像素数据(如图1示出的“DO[23:0]”)。

请继续参见图1，在可选的实施方式中，帧廊个数检测电路单元21还用于在将待播放视频的第一视频信号按照目标缩放比例进行缩放之后，获取在第一帧同步周期内的帧廊个数为第三数量。

其中，第一帧同步周期为第一视频信号中任意两个相邻的帧同步信号的起始时间所包括的第二时间间隔；帧廊个数为第二时间间隔内，第一视频信号中的行同步信号的个数。

时序控制产生电路单元24用于判断第三数量是否能被预设缩放分母整除。时序控制产生电路单元24还用于若第三数量不能被预设缩放分母整除，将第一行同步周期进行延展，以使第一行同步周期的结束时间与第一帧同步周期的结束时间一致。第一行同步周期为第一帧同步周期内的最后两个行同步信号的起始时间构成的第三时间间隔。

在可选的实施方式中，对于上述帧廊个数检测电路单元21和时序控制产生电路单元24的功能，在图2的基础上，给出一种可能的实现方式，请参见图3，图3为本申请实施例提供的另一种图像缩放方法的流程示意图，在上述的S35之后，图像缩放方法还可以包括：

S36，获取在第一帧同步周期内的帧廊个数为第三数量。

S37，判断第三数量是否能被预设缩放分母整除。

若否，则执行S38；若是，则执行S39。

S38，将第一行同步周期进行延展，以使第一行同步周期的结束时间与第一帧同步周期的结束时间一致。

该第一行同步周期为第一帧同步周期内的最后两个行同步信号的起始时间构成的第三时间间隔。应理解，第二时间间隔和第三时间间隔均小于第一时间间隔。应理解，将第一行同步周期进行延展的过程可以是，但不限于将第三数量个行同步信号中的最后一个行同步信号进行移位，以使最后一个行同步信号的起始时间与第二时间间隔一致。

S39，确定第一视频信号为正常状态。

为了便于理解上述的图像缩放方法，在图1的基础上，给出一种可能的实现方式，请参见图4，图4为本申请实施例提供的一种“2变3”的时序波形图。图4中的(a)对应图1输入至帧廊个数检测电路单元21的“VS、HS、DE”(分别为行同步信号、帧同步信号、数据选通信号，统称为RGB接口时序控制信号)，则图4中的(a)示意出的帧后廊个数为“3”(即第一数量)，而预设缩放分母为“2”，则第一数量不能被预设缩放分母整除；图像缩放电路20中的帧同步信号移位电路单元22将RGB接口时序控制信号中的帧同步信号后移一位，得到即图4中的(b)示出的帧同步信号移位电路单元22输出的“VS`、HS、DE”。

例如，请继续参见图4，对帧同步信号进行移位前第一时长为T₁，对帧同步信号进行移位后第一时长为T_1-移位，T₁中的帧后廊个数为“3”，移位后的T_1-移位中的帧后廊个数为“2”。图像缩放硬件电路单元23根据目标缩放比例和产生的第一视频信号，即图4的(c)示出的“VS_O、HS_O、DE_O”(即新的新的RGB接口时序控制信号)，对待播放视频的原始像素数据DIN[23:0]进行“2变3”的图像缩放，产生新的像素数据DO[23:0]。应理解，对于待播放视频的视频信号来说，进行“2变3”的图像缩放，即是按照“2变3”放大之后的RGB接口时序控制波形，帧后廊个数由“2”变为“3”，显示区域正常放大即可。

为了便于理解上述的S38，请参见图5，图5为本申请实施例提供的一种“2变3”的帧廊不整除波形示意图，上述的第二时间间隔即为T₂，第三时间间隔即为T₃，延展后的第三时间间隔为T_3-延展。T₃即为HS₁和HS₂两个行同步信号的起始时间构成的时间间隔，当帧廊个数不满足“2变3”的目标缩放比例条件时，对T₃进行延展，可以是将HS₂移位，以使HS₂的起始时间与下一个帧同步信号的起始时间一致，还可以是将HS₂置为低电平等。或，也可以称其为“帧前廊放大”，即将下一帧图像显示之前的行同步信号进行移位，最后一行的时间不缩减，保证了屏上电容充电时间不缩减，最大限度的保证了一帧图像中的行时间都是按照缩放比例产生的；也就是说，将不规则的行同步信号“移”到了帧同步信号的结束(或开始)位置，减少对待播放视频的画面的影响。

在可选的实施方式中，为了将帧同步信号进行移位，在图1的基础上，给出一种可能的实现方式，请参见图6，图6为本申请实施例提供的另一种图像缩放方法的流程示意图。上述的S34可以包括：

S341，根据第一数量和目标压缩比例，确定第一移位距离。

例如，使用帧廊个数检测电路单元21检测到检测出帧前廊个数VFP(即帧同步信号VS的起始时间距离上一个数据选通信号DE的结束时间的时间间隔中，行同步信号的个数)和帧后廊个数VBP，根据检测出的VBP个数，结合压缩比例确定需要把VS后移几行，即第一移位距离。

S342，根据第一移位距离获取帧同步延时。

该帧同步延时表征帧同步信号移位前后的时间间隔。应理解，对于帧同步信号移位电路单元22而言，其实现的是使用电子器件将VS进行延时输出，以便实现帧同步信号VS的移位。

S343，根据帧同步延时输出帧同步信号。

例如，帧同步信号移位电路单元22根据初始的帧同步信号VS和帧同步延时，产生新的帧同步信号VS`，以便时序控制产生电路单元24根据缩放比例和“VS、HS、DE”产生新的控制信号“VS_O、HS_O、DE_O”。

应理解，图1示出的帧同步信号移位电路单元22可以实现上述的S341～S343及其可能的子步骤。图1示出的图像缩放电路20可以实现本申请所提供的任一图像缩放方法，在另一种可能的情况下，为了实现本申请所提供的任一图像缩放方法，还可以对图1中的各个电路单元进行调整或改变，其均在本申请的保护范围内。

此外，本申请还提供一种芯片，该芯片包括上述实施例中的图像缩放电路。该芯片具有信号处理能力，可以是，但不限于通用处理器，包括中央处理器(Central ProcessingUnit，CPU)、网络处理器(Network Processor，NP)等；还可以是数字信号处理器(DigitalSignal Processing，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。上述芯片可以应用于手机、平板电脑、笔记本电脑、服务器、智能穿戴设备、智能家电设备等需要进行显示的电子设备中，还可以应用在具有显示功能的路由器、网络交换设备等。

本申请还提供一种电子设备，该电子设备包括上述实施例中的芯片。该电子设备可以是，但不限于手机、平板电脑、可穿戴设备、车载设备、增强现实(Augmented Reality，AR)/虚拟现实(Virtual Reality，VR)设备、笔记本电脑、超级移动个人计算机(Ultra-Mobile Personal Computer，UMPC)、上网本、个人数字助理(Personal DigitalAssistant，PDA)等电子设备上，本申请实施例对电子设备的具体类型不作任何限制。可穿戴设备可以包括，但不限于智能手表、智能手环、智能眼镜等。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本申请的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的***来实现，或者可以用专用硬件与计算机指令的组合来实现。

另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

综上，本申请提供一种图像缩放方法、图像缩放电路、芯片和电子设备，涉及图像缩放的视频信号处理领域。图像缩放方法应用于图像缩放电路，该图像缩放方法包括：获取待播放视频的帧后廊个数为第一数量；其中，帧后廊个数为第一时长内，待播放视频的行同步信号的个数；第一时长为待播放视频的帧同步信号的起始时间距离数据选通信号的起始时间的第一时间间隔；判断第一数量是否能被预设缩放分母整除；若否，则将帧同步信号进行移位，以使帧后廊个数为第二数量；第二数量为预设缩放分母的整数倍；将待播放视频的第一视频信号按照目标缩放比例进行缩放；第一视频信号包括所有数据选通信号、所有行同步信号以及所有移位后的帧同步信号。对帧后廊个数进行检测，避免帧后廊个数在图像缩放时不能被整除的问题，使得待播放视频的视频信号按照目标缩放比例进行缩放，避免图像缩放出错，优化图像缩放的效果。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种图像缩放方法，其特征在于，应用于图像缩放电路，所述方法包括：

获取待播放视频的帧后廊个数为第一数量；

判断所述第一数量是否能被预设缩放分母整除；

2.根据权利要求1所述的方法，其特征在于，在所述将所述待播放视频的第一视频信号按照目标缩放比例进行缩放之后，所述方法还包括：

获取在第一帧同步周期内的帧廊个数为第三数量；

其中，所述第一帧同步周期为所述第一视频信号中任意两个相邻的所述帧同步信号的起始时间所包括的第二时间间隔；所述帧廊个数为所述第二时间间隔内，第一视频信号中的行同步信号的个数；

判断所述第三数量是否能被所述预设缩放分母整除；

若否，则将第一行同步周期进行延展，以使所述第一行同步周期的结束时间与所述第一帧同步周期的结束时间一致；所述第一行同步周期为所述第一帧同步周期内的最后两个行同步信号的起始时间构成的第三时间间隔。

3.根据权利要求2所述的方法，其特征在于，将第一行同步周期进行延展，包括：

将所述第三数量个所述行同步信号中的最后一个行同步信号进行移位，以使所述最后一个行同步信号的起始时间与所述第二时间间隔一致。

4.根据权利要求1所述的方法，其特征在于，将所述帧同步信号进行移位，以使所述帧后廊个数为第二数量，包括：

根据所述第一数量和所述目标缩放比例，确定第一移位距离；

根据所述第一移位距离获取帧同步延时；所述帧同步延时表征所述帧同步信号移位前后的时间间隔；

根据所述帧同步延时输出帧同步信号。

5.根据权利要求1-4任一项所述的方法，其特征在于，若所述第一数量能被所述预设缩放分母整除，所述方法还包括：

将所述待播放视频的第二视频信号按照所述目标缩放比例进行缩放；所述第二视频信号包括所有所述数据选通信号、所有所述帧同步信号以及所有所述行同步信号。

6.一种图像缩放电路，其特征在于，所述图像缩放电路包括：

7.根据权利要求6所述的图像缩放电路，其特征在于，所述帧廊个数检测电路单元还用于在将所述待播放视频的第一视频信号按照目标缩放比例进行缩放之后，获取在第一帧同步周期内的帧廊个数为第三数量；

所述图像缩放电路还包括：

时序控制产生电路单元，用于判断所述第三数量是否能被所述预设缩放分母整除；

所述时序控制产生电路单元还用于若所述第三数量不能被所述预设缩放分母整除，将第一行同步周期进行延展，以使所述第一行同步周期的结束时间与所述第一帧同步周期的结束时间一致；所述第一行同步周期为所述第一帧同步周期内的最后两个行同步信号的起始时间构成的第三时间间隔。

8.根据权利要求6所述的图像缩放电路，其特征在于，所述帧同步信号移位电路单元还用于根据所述第一数量和所述目标缩放比例，确定第一移位距离；

所述帧同步信号移位电路单元还用于根据所述第一移位距离获取帧同步延时；所述帧同步延时表征所述帧同步信号移位前后的时间间隔；

所述帧同步信号移位电路单元还用于根据所述帧同步延时输出帧同步信号。

9.一种芯片，其特征在于，包括权利要求6-8任意一项所述的图像缩放电路。

10.一种电子设备，其特征在于，包括权利要求9所述的芯片。