KR100928258B1 - 영상 처리 시스템의 동기신호 생성방법 - Google Patents

영상 처리 시스템의 동기신호 생성방법 Download PDF

Info

Publication number
KR100928258B1
KR100928258B1 KR1020030016444A KR20030016444A KR100928258B1 KR 100928258 B1 KR100928258 B1 KR 100928258B1 KR 1020030016444 A KR1020030016444 A KR 1020030016444A KR 20030016444 A KR20030016444 A KR 20030016444A KR 100928258 B1 KR100928258 B1 KR 100928258B1
Authority
KR
South Korea
Prior art keywords
image processor
synchronization signal
image
horizontal
vertical
Prior art date
Application number
KR1020030016444A
Other languages
English (en)
Other versions
KR20040082037A (ko
Inventor
이인호
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020030016444A priority Critical patent/KR100928258B1/ko
Publication of KR20040082037A publication Critical patent/KR20040082037A/ko
Application granted granted Critical
Publication of KR100928258B1 publication Critical patent/KR100928258B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/06—Generation of synchronising signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
    • H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

본 발명은 둘 이상의 영상 처리기를 구비한 영상처리 시스템에서 서로 다른 영상 처리기에서 출력된 영상 데이터의 동기를 일치시킬 수 있도록 한 영상 처리 시스템의 동기신호 생성방법에 관한 것이다. 본 발명은 제 1 영상 처리기에서 출력되는 수평 동기신호를 참조하여 제 2 영상 처리기의 수평 동기신호를 생성하는 단계; 그리고, 상기 제 1 영상 처리기에서 출력되는 수직 동기신호를 참조하여 상기 제 2 영상 처리기의 수직 동기신호를 생성하는 단계를 포함하여 이루어지므로, 둘 이상의 영상 처리기를 구비한 영상 처리 시스템을 이용하여 보다 높은 해상도의 영상을 처리하거나 PIP 또는 POP 등의 기능을 수행하고자 할 경우, 별도의 하드웨어 추가 없이 각 영상 처리기에서 출력되는 서로 다른 동기신호의 동기를 일치시킴으로써 영상 처리 시스템의 화면 구현 상태를 보다 향상시키고 시스템 효율을 극대화시킬 수 있다.
영상 처리기/동기신호

Description

영상 처리 시스템의 동기신호 생성방법{Method for Generate Synchronize Signal of Field Processing System}
도 1은 본 발명에 따른 영상 처리 시스템을 나타낸 구성 블록도
도 2는 마스터 및 슬레이브 동작시 영상신호 및 동기신호를 나타낸 파형도
도 3은 본 발명에 따른 수평 카운터의 초기화 과정을 나타낸 파형도
도 4는 수평(수직) 동기신호를 나타낸 파형도
도 5는 본 발명에 따른 수직 카운터의 초기화 과정을 나타낸 파형도
도 6은 수직 카운터의 불안전 구간을 나타낸 파형도
*도면의 주요부분에 대한 부호의 설명
1: 제 1 영상 처리기(마스터 영상 처리기)
2: 제 2 영상 처리기(슬레이브 영상 처리기)
3: 디스플레이 장치
본 발명은 영상처리 시스템에 관한 것으로, 특히 둘 이상의 영상 처리기를 구비한 영상처리 시스템에서 서로 다른 영상 처리기에서 출력된 영상 데이터의 동 기를 일치시킬 수 있도록 한 영상 처리 시스템의 동기신호 생성방법에 관한 것이다.
일반적으로, 영상신호 처리기에서 동기신호 발생기는 시스템이 온(On)되거나 리셋(Reset) 될 때, 디스플레이의 설정에 따라서 내부적으로 수평/수직 카운터(H-Counter, V-Counter)가 동작하여 수평/수직 동기신호(Hsync, Vsync)를 출력한다.
이때, 상기 디스플레이의 설정은 사용자가 의도하는 디스플레이 포맷(Display Format)에 따라, 내부 카운터의 최대 증가 값 내에서 데이터의 유효한 화소 또는 라인 수, 블랭크(Blank) 구간의 화소와 라인 수로 이루어진다.
대부분의 영상신호 처리기는 상술한 디스플레이의 설정에 의하여 독립적으로 내부의 카운터에 기 설정된 값과 비교하여 디스플레이 영상의 동기신호를 발생하게 된다.
그러나, 전체 시스템적인 측면에서 어떤 경우에는 다른 영상처리기의 출력 신호와 동기를 이루어 동작을 수행해야 할 경우가 있다.
예를 들어, 서로 다른 영상신호를 입력받아 트윈 픽쳐(Twin Picture), PIP(Picture in Picture)나 POP(Picture on Picture) 등을 구현하는 영상 처리 시스템에서, 서로 다른 영상신호는 각 영상 처리기의 영상 처리 알고리즘에 의하여 시스템에서 사용하는 메모리로 데이터를 리드(Read)/라이트(Write)하면서 최종적인 하나의 처리된 영상을 만들어 디스플레이 하게 된다.
그러나 이상에서 설명한 종래 기술에 따른 영상처리 시스템은 다음과 같은 문제점이 있다.
첫째, 서로 다른 영상 처리기의 영상 데이터간의 동기를 이루어 영상을 구현하고자 하는 영상 처리 시스템에서, 입력되는 서로 다른 영상신호 중 어느 하나가 많은 화소 수를 가지는 WUXGA급의 입력일 경우, 시스템 메모리의 밴드 폭(Band Width)이 모자라면 통상 데이터를 바이패스(Bypass)하는 방법을 이용하여 WUXGA급의 영상을 처리하게 되는데, 이때, 대부분의 영상신호 처리기에서 내부의 데이터 딜레이(Data Delay)는 최소 몇 백 개의 데이터 레이턴시(Data Latency)를 가지게 된다.
때문에, 영상신호 처리 시스템 내부의 모든 구성 블럭에서 제대로 된 동기신호를 받기 위해서는 인접한 블록에서 동기신호를 데이터 레이턴시에 맞춰서 딜레이 시키는 별도의 하드웨어를 필요로 하게 된다.
둘째, 상술한 경우에서 어떤 블록은 알고리즘의 특성에 따라 유효한 화소가 위치한 시점보다 먼저 동기신호를 요구하는 경우가 발생하게 되는데, 이때 블록에 대한 동기신호 처리가 매우 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 서로 다른 영상 처리기를 통해 출력되는 영상 데이터의 동기를 일치시켜 별도의 하드웨어 구성없이 서로 다른 영상 데이터를 혼합하여 구현할 수 있도록 한 영상처리 시스템의 동기신호 생성방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 영상 처리 시스템의 동기신호 생성방법은 제 1 및 제 2 영상 처리기를 구비하며 마스터로 동작하는 제 1 영상 처리기에 대해 제 2 영상 처리기가 슬레이브 동작을 수행하는 영상 처리 시스템의 동기 신호 생성 방법에 있어서, 제 2 영상 처리기에서 제 1 영상 처리기로부터 출력되는 수평 동기신호를 통해 수평 초기화 펄스를 산출하여 제 2 영상 처리기의 수평 동기신호를 생성하는 단계; 및 제 2 영상 처리기에서 제 1 영상 처리기로부터 출력되는 수직 동기신호를 통해 수직 초기화 펄스를 산출하여 제 2 영상 처리기의 수직 동기신호를 생성하는 단계를 포함한다.
이때, 제 1 영상 처리기에서 출력되는 수평 동기신호를 참조하여 제 2 영상 처리기의 수평 동기신호를 생성하는 단계는, 제 1 영상 처리기에서 출력되는 수평 동기신호를 입력받는 단계; 입력된 수평 동기신호를 일정시간 지연시켜 반전(NOT) 연산하는 단계; 입력된 수평 동기신호와 반전 연산한 수평 동기신호를 앤드(AND) 연산하여 수평 초기화 펄스를 산출하는 단계; 및 수평 초기화 펄스가 산출된 시점에 제 2 영상 처리기의 수평 동기신호를 출력하는 단계를 포함한다.
또한, 제 1 영상 처리기에서 출력되는 수직 동기신호를 참조하여 제 2 영상 처리기의 수직 동기신호를 생성하는 단계는, 제 1 영상 처리기에서 출력되는 수직 동기신호를 입력받는 단계; 입력된 수직 동기신호를 일정 시간 지연시켜 반전(NOT) 연산하는 단계; 입력된 수직 동기신호와 반전 연산한 수직 동기신호를 앤드(AND) 연산하여 수직 초기화 펄스를 산출하는 단계; 및 수직 초기화 펄스가 산출된 시점에 제 2 영상 처리기의 수직 동기신호를 출력하는 단계를 포함한다.
이러한 제 2 영상 처리기의 수평 동기신호 및 수직 동기신호를 생성하는 단계는, 수직 초기화 펄스가 산출된 시점에는 하이 값으로 전이되고 수평 초기화 펄스가 산출된 시점에는 로우 값으로 전이되는 소정 플래그 신호에서, 소정 플래그 신호가 하이 값을 갖는 구간동안 제 2 영상 처리기의 수직 동기신호를 지연시키는 단계를 더 포함한다.
본 발명의 다른 목적, 특성 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 영상 처리 시스템의 동기신호 생성방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
먼저, 도 1에 도시한 바와 같이, 본 발명에 따른 영상 처리시스템은 제 1 영상 처리기(1)와, 상기 제 1 영상 처리기(1)에 대해 슬레이브 동작을 수행하는 제 2 영상 처리기(2)와, 상기 제 1 및 제 2 영상 처리기(1, 2)에서 출력되는 영상신호를 혼합하여 영상을 구현하는 디스플레이 장치(3)로 구성된다.
상기 제 2 영상 처리기(2)가 제 1 영상 처리기(1)의 슬레이브로 동작하게 될 경우, 마스터 역할을 하는 제 1 영상 처리기(1)에서 나오는 수평/수직 동기신호는 디스플레이 장치(3)의 입력으로 사용됨과 아울러, 슬레이브 역할을 하는 제 2 영상 처리기(2)의 레퍼런스(Reference) 수평/수직 동기신호로 이용된다.
즉, 상기 제2 영상 처리기(2)는 제1 영상 처리기(1)의 수평/수직 동기신호를 레퍼런스 신호로 참조하여 제1 영상 처리기(1)와 같은 동기를 갖는 수평/수직 동기신호를 발생한다.
상기 제 1 영상 처리기(1) 및 제 2 영상 처리기(2)가 각각 독립적으로 동작할 시에는 내부의 각 카운터를 통해 출력된 수평/수직 동기신호를 그대로 사용하나, 제 2 영상 처리기(2)가 제 1 영상 처리기(1)에 대해 슬레이브 모드로 수행할 경우에는 별도의 하드웨어 추가 없이 제 2 영상 처리기(2)가 상기 제 1 영상 처리기(1)의 수평/수직 동기신호를 참조하여 내부 수평/수직 카운터(H-counter, V- counter)(도시 생략)의 동작을 제어하여 상기 제 1 영상 처리기(1)의 수평/수직 동기신호와 같은 동기를 가지는 수평/수직 동기신호를 생성하게 된다.
상술한 본 발명에 따른 영상 처리 시스템의 동기 신호 생성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 상기 제 1 영상 처리기(1)는 도 2에 도시한 바와 같이, 시스템 전원 온 상태에서 마스터 영상신호(master_field)와 함께 내부 카운터를 통해 마스터 수직 동기신호(master_Vsync)(그리고, 수평 동기신호)를 출력한다.
그리고, 외부에서 트윈 픽쳐, PIP 또는 POP 등의 슬레이브 모드를 설정하게 되면 상기 제 2 영상 처리기(2)가 제 1 영상 처리기(1)에 대해 슬레이브로서 동작하여 상기 제 2 영상 처리기(2)는 슬레이브 영상신호(slave_field)와 함께 내부 카운터를 통해 슬레이브 수직 동기신호(slave_Vsync)(그리고, 수평 동기신호)를 출력하게 된다.
슬레이브 모드시, 상기 마스터로 동작하는 제1 영상 처리기(1) 및 슬레이브로 동작하는 제2 영상 처리기(2)에서 출력되는 수평/수직 동기신호 간의 동기를 맞추기 위해 제2 영상 처리기(2)의 수평/수직 동기신호를 생성하는 수평 카운터(H-counter)와 수직 카운터(V-counter)를 적절한 값으로 초기화하여 새로운 동기신호를 생성해야 한다.
이때, 슬레이브로 동작하는 제 2 영상 처리기(2)의 출력인 슬레이브 영상신호(slave_field)와 슬레이브 수직 동기신호(slave_Vsync) 신호들의 슬레이브 R-포인트 시점은 제1 영상 처리기(1)의 레퍼런스 포인트 시점과 일반적으로 차이가 있다.
이처럼 서로 다른 동기신호간의 동기를 맞추기 위해 상기 제2 영상 처리기(2)의 내부 수평 및 수직 카운터의 동기를 상기 제1 영상 처리기(1)의 수평/수직 동기신호에 맞추게 된다.
도 3을 참조하여, 상기 제2 영상 처리기(2)의 수평 카운터(H-counter)를 초기화하는 과정을 상세히 설명하면 다음과 같다.
먼저, hcnt_init_pulse는 외부에서 입력된 레퍼런스 신호인 마스터 수평동기신호(master_Hsync)를 이용하여 만들어진 1-Clock의 폭을 가진 초기화 펄스이다.
상기 초기화 펄스(hcnt_init_pulse)는 마스터 수평동기신호(master_Hsync)와 이를 상기 1-Clock 만큼 지연시켜 반전(NOT) 연산한 NOT master_Hsync_delay신호와의 앤드(AND) 연산한 결과이다.
[hcnt_init_pulse = master_Hsync AND (NOT master_Hsync_delay)]
상기 초기화 펄스(hcnt_init_pulse)가 발생하는 시점에 수평 카운터(H-counter)를 초기화하게 된다. 이때, 초기화하는 값은 상기 제1 영상 처리기(1)와 마찬가지로 디스플레이 장치(3)의 디스플레이 설정에 의해 정해진 값에서 선택된다.
일반적으로, 동기신호의 모양은 여러 동기(Sync) 파라미터의 설정에 의하여 도 4에 도시한 바와 같이 정의된다. 도 4는 수평/수직 동기신호인 Hsync 및 hd, Vsync 및 vd를 나타낸 파형도로서, 수평 동기신호의 파라미터는 hn, hblk, hsyn, hfp로 구성되는데, 여기서, hsyn과 hfp신호는 HD 신호를 생성하는데 사용되는 파라미터이고, 수평 동기신호(Hsync)는 hn과 hblk에 의하여 유효한 데이터 영역을 표시 하는 신호로 생성된다.
본 발명에서, 상기 초기화 펄스(hcnt_init_pulse)에 의하여 초기화되는 수평 카운터(H-counter)의 값은 상기 hblk가 선택된다. 상기 hblk 값을 초기화 값으로 선택한 것은 수평 카운터(H-counter)가 설정되면 최종 디스플레이 수평 동기신호 뿐 아니라 제2 영상 처리기(2) 내부에서 수평 동기신호가 필요한 블록에서도 하드웨어를 변경하지 않아도 되는 이점이 있다.
다시 말해, 상기 제 1 및 제 2 영상 처리기(1, 2)가 독립적으로(마스터 모드) 동작하는지, 또는 상기 제 2 영상 처리기(2)가 제 1 영상 처리기(1)에 대해 슬레이브로 동작하는 슬레이브 모드로 동작하는지 여부를 판단하여 각 수평/수직 동기신호를 생성하게 된다.
슬레이브 모드로 동작시, 수직 동기신호를 생성하는 과정은 상술한 수평 동기신호의 생성 과정과 유사하다.
다만, 상기 디스플레이 장치(3)에 최종 디스플레이가 프로그레시브(Progressive) 방식인지 인터레이스(Interlace) 방식인지 여부에 따라 마스터 역할을 하는 제 1 영상 처리기(1)의 영상신호(master_field)를 참조하는 정도에 차이가 있다.
도 5는, 제2 영상 처리기(2) 내부에서 수직 동기신호를 생성하는 수직 카운터(V-Counter) 값의 초기화 과정을 나타낸 파형도로서, 수평 카운터(H-Counter)와 유사하게 vcnt_init_pulse는 마스터 수직 동기신호(master_Vsync)를 이용하여 만들어진 1-Clock의 폭을 가진 초기화 펄스이다.
[vcnt_init_pulse = master_Vsync AND (NOT master_Vsync_delay)]
상기 초기화 펄스(vcnt_init_pulse)에 의하여 수직 카운터(V-counter)의 초기화를 수행하고, slave_hdpulse에 의하여 수직 카운터(V-counter)의 증가가 이루어진다.
이때, 상기 slave_hdpulse는 슬레이브 모드 동작시의 수평 카운터(H-counter) 값에 의하여 만들어지는 수평 동기신호(Hsync)의 블랭크 구간에서 발생하는 신호이다.
때문에, 시스템 전원 온 시, 제 2 영상 처리기(2) 또한 자체적으로 카운터를 증가하는 마스터 모드로 동작하기 때문에, 마스터 모드에서 슬레이브 모드로의 전환시 master_hdpuls에 의하여 증가하다가 slave_hdpulse에 의하여 수직 카운터(V-counter)의 값이 증가하는 순간적으로 불안정한 구간이 존재할 수 있다.
즉, 수직 카운터(V-counter)는 Hsync의 블랭크 구간에서 생성되는 hd 펄스에 의하여 증가하는데, 이 경우 상기 수직 카운터의 값이 불안정한 구간이 존재할 수 있어 이에 대한 보정 과정이 필요하다.
상술한 불안정한 구간을 나타내는 신호인 slave_V_flag 신호는 도 6에 도시한 바와 같이, vcnt_inti_pulse에 의해 하이 값으로 되고, hcnt_init_pulse에 의하여 로우 값으로 떨어진다.
상기 slave_V_flag 신호가 하이 값을 유지하는 구간은 수평 카운터(H-counter)의 값과 수직 카운터(V-counter)의 값이 서로 연관성이 없을 가능성이 존재하는 불안정한 구간임을 의미한다.
다시 말해, vcnt_init_pulse에 의하여 수직 카운터(V-counter)가 초기화되었을 때, slave_V_flag 신호가 하이인 구간에서 slave_hdpulse가 발생하면 수직 카운터(V-counter)의 값이 불필요하게 1만큼 증가할 수 있다.
따라서, slave_V_flag신호를 이용하여 slave_V_flag 값이 하이인 구간에서 hdpulse가 발생하여도 불안정한 구간이 끝날 때까지(로우 값으로 전이되기 이전까지) 수직 카운터(V-counter)의 초기 값을 유지할 수 있도록 한다.
그리고, 수직 카운터(V-counter)의 초기 값은 상술한 수평 카운터(H-counter)와 유사하게 vblk 값으로 설정된다(도 4).
본 발명은, 서로 다른 또는 동일한 영상 처리기를 둘 이상 구비한 영상 처리 시스템에서, 영상 처리기간의 서로 다른 수평/수직 동기신호를 일치시켜 둘 이상의 영상신호를 입력받아 혼합 후 디스플레이 하게 된다.
이상에서 설명한 바와 같은 본 발명에 따른 영상 처리 시스템의 동기신호 생성방법은 다음과 같은 효과가 있다.
첫째, 마스터 역할을 하는 영상 처리기의 동기신호를 참조하여 슬레이브 역할을 하는 영상 처리기에서 동기신호의 생성을 독립적으로 처리함으로써 인접한 블록에서 동기신호를 데이터 레이턴시에 맞춰서 딜레이 시키기 위한 별도의 하드웨어 추가가 필요 없게 된다. 즉, 다른 내부의 영상 처리 블록에서 전혀 중복되는 하드웨어의 추가가 없게 된다.
둘째, 둘 이상의 영상 처리기를 구비한 영상 처리 시스템을 이용하여 보다 높은 해상도의 영상을 처리하거나 PIP 또는 POP 등의 기능을 수행하고자 할 경우, 각 영상 처리기에서 출력되는 서로 다른 동기신호의 동기를 일치시킴으로써 슬레이브 모드로의 동작을 효과적으로 수행하여 영상 처리 시스템의 효율을 극대화시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (4)

  1. 제 1 및 제 2 영상 처리기를 구비하며 마스터로 동작하는 제 1 영상 처리기에 대해 제 2 영상 처리기가 슬레이브 동작을 수행하는 영상 처리 시스템의 동기 신호 생성 방법에 있어서,
    상기 제 2 영상 처리기에서 상기 제 1 영상 처리기로부터 출력되는 수평 동기신호를 통해 수평 초기화 펄스를 산출하여 상기 제 2 영상 처리기의 수평 동기신호를 생성하는 단계; 및
    상기 제 2 영상 처리기에서 상기 제 1 영상 처리기로부터 출력되는 수직 동기신호를 통해 수직 초기화 펄스를 산출하여 상기 제 2 영상 처리기의 수직 동기신호를 생성하는 단계를 포함하는, 영상 처리 시스템의 동기신호 생성방법.
  2. 제 1 항에 있어서,
    상기 제 2 영상 처리기의 수평 동기신호를 생성하는 단계는,
    상기 제 1 영상 처리기에서 출력되는 수평 동기신호를 입력받는 단계;
    상기 입력된 수평 동기신호를 일정시간 지연시켜 반전(NOT) 연산하는 단계;
    상기 입력된 수평 동기신호와 반전 연산한 수평 동기신호를 앤드(AND) 연산하여 수평 초기화 펄스를 산출하는 단계; 및
    상기 수평 초기화 펄스가 산출된 시점에 상기 제 2 영상 처리기의 수평 동기신호를 출력하는 단계를 포함하는, 영상 처리 시스템의 동기신호 생성방법.
  3. 제 1 항에 있어서,
    상기 제 2 영상 처리기의 수직 동기신호를 생성하는 단계는,
    상기 제 1 영상 처리기에서 출력되는 수직 동기신호를 입력받는 단계;
    상기 입력된 수직 동기신호를 일정 시간 지연시켜 반전(NOT) 연산하는 단계;
    상기 입력된 수직 동기신호와 반전 연산한 수직 동기신호를 앤드(AND) 연산하여 수직 초기화 펄스를 산출하는 단계; 및
    상기 수직 초기화 펄스가 산출된 시점에 상기 제 2 영상 처리기의 수직 동기신호를 출력하는 단계를 포함하는, 영상 처리 시스템의 동기신호 생성방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 수직 초기화 펄스가 산출된 시점에는 하이 값으로 전이되고 상기 수평 초기화 펄스가 산출된 시점에는 로우 값으로 전이되는 소정 플래그 신호에서, 상기 소정 플래그 신호가 하이 값을 갖는 구간동안 상기 제 2 영상 처리기의 수직 동기신호를 지연시키는 단계를 더 포함하는, 영상 처리 시스템의 동기신호 생성방법.
KR1020030016444A 2003-03-17 2003-03-17 영상 처리 시스템의 동기신호 생성방법 KR100928258B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030016444A KR100928258B1 (ko) 2003-03-17 2003-03-17 영상 처리 시스템의 동기신호 생성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030016444A KR100928258B1 (ko) 2003-03-17 2003-03-17 영상 처리 시스템의 동기신호 생성방법

Publications (2)

Publication Number Publication Date
KR20040082037A KR20040082037A (ko) 2004-09-24
KR100928258B1 true KR100928258B1 (ko) 2009-11-24

Family

ID=37365997

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030016444A KR100928258B1 (ko) 2003-03-17 2003-03-17 영상 처리 시스템의 동기신호 생성방법

Country Status (1)

Country Link
KR (1) KR100928258B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104580820A (zh) * 2013-10-16 2015-04-29 无锡华润矽科微电子有限公司 一种电视行场信号时序调整方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101249279B1 (ko) 2012-07-03 2013-04-02 알서포트 주식회사 동영상 생성 방법 및 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910010296U (ko) * 1989-11-28 1991-06-29 주식회사 엘지전자 Pip 시스템에서의 모화면 신호 발생장치
JPH10178654A (ja) 1996-12-05 1998-06-30 Lg Electron Inc Ｔｖシステムのダブルウインドー処理装置
KR100313901B1 (ko) * 1999-02-08 2001-11-17 구자홍 텔레비젼 수신기에서의 부화면 처리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910010296U (ko) * 1989-11-28 1991-06-29 주식회사 엘지전자 Pip 시스템에서의 모화면 신호 발생장치
JPH10178654A (ja) 1996-12-05 1998-06-30 Lg Electron Inc Ｔｖシステムのダブルウインドー処理装置
KR100313901B1 (ko) * 1999-02-08 2001-11-17 구자홍 텔레비젼 수신기에서의 부화면 처리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104580820A (zh) * 2013-10-16 2015-04-29 无锡华润矽科微电子有限公司 一种电视行场信号时序调整方法

Also Published As

Publication number Publication date
KR20040082037A (ko) 2004-09-24

Similar Documents

Publication Publication Date Title
US10049642B2 (en) Sending frames using adjustable vertical blanking intervals
CN103119547B (zh) 用于多个显示器的图像同步
KR100386579B1 (ko) 멀티 소스용 포맷 변환 장치
US4720708A (en) Display control device
KR19980071592A (ko) 이미지 업스케일 방법 및 장치
CN108449566A (zh) 通过调整垂直消隐进行视频帧速率补偿
US5602565A (en) Method and apparatus for displaying video image
JPH1152940A (ja) マルチディスプレイ立体コンピュータグラフィックスシステムにおける左右チャンネル表示と垂直リフレッシュの同期
US5880741A (en) Method and apparatus for transferring video data using mask data
US10230920B1 (en) Adjusting interpolation phase for MEMC using image analysis
CA2309605C (en) System and methods for 2-tap/3-tap flicker filtering
KR100928258B1 (ko) 영상 처리 시스템의 동기신호 생성방법
US5963221A (en) Device for writing and reading of size reduced video on a video screen by fixing read and write of alternating field memories during resize operation
US6928118B1 (en) Device and method for displaying video
JP2012028997A (ja) 画像処理装置およびカメラ
US20070065800A1 (en) Display apparatus and video wall having the same
TWI400690B (zh) 具有增速處理功能的顯示器
JP3154190B2 (ja) 汎用走査周期変換装置
CN114974171A (zh) 基于显示装置的刷新率控制方法、装置、显示终端及介质
KR100620519B1 (ko) 비월 방식 비디오 신호 보상 방법 및 장치
JP2017200058A (ja) 半導体装置、映像表示システムおよび映像信号出力方法
CN100594541C (zh) 显示控制设备以及显示控制设备的设置方法
JPS61172484A (ja) ビデオフイ−ルドデコ−ダ
JP5896642B2 (ja) 映像処理装置、映像処理方法、及びプログラム
TWI252450B (en) Display apparatus and display wall with the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131024

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141024

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151023

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191014

Year of fee payment: 11