CN111668178B - 封装结构及其制作方法 - Google Patents

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Abstract

本发明提供一种封装结构及其制作方法，其中封装结构包括芯片、封胶体以及重布线层。芯片包括至少两个集成电路单元以及虚置部分，其中虚置部分将集成电路单元分隔开，且虚置部分不将集成电路单元彼此电性连接。封胶体设置于芯片上，并围绕芯片。重布线层设置于封胶体上，且重布线层电性连接集成电路单元。

Description

封装结构及其制作方法
技术领域
本发明涉及一种封装结构及其制作方法，尤其涉及一种封装结构及其制作方法。
背景技术
随着电子产品的微小化与多功能化，多芯片封装结构在许多电子产品越来越常见，其是将两个或两个以上的芯片封装在单一封装结构中，以缩减整体体积。以扇出型封装而言，常见的多芯片封装结构是将两个以上的芯片彼此并排地设置于同一载板上，然后先利用封装胶将芯片包覆，再于封装胶上形成重布线层，以电性连接芯片，但考量固晶机台的工艺误差、封装胶填充芯片之间空隙的能力以及热膨胀的可靠度，并排设置芯片之间具有一设计极限，如此一来限制封装结构的面积而无法进一步缩小，且封装结构的面积还会随着芯片数量的增加而加大。有鉴于此，缩减封装结构的体积实为业界努力的目标。
发明内容
本发明的目的在于提供一种封装结构及其制作方法，以缩减扇出型封装结构的体积。
为达上述的目的，本发明提供一种封装结构，其包括一第一芯片、一封胶体以及一重布线层。第一芯片包括至少两个集成电路单元以及一虚置部分，其中虚置部分将集成电路单元分隔开，且虚置部分不将集成电路单元彼此电性连接。封胶体设置于第一芯片上，并围绕第一芯片。重布线层设置于封胶体上，且重布线层电性连接集成电路单元。
为达上述的目的，本发明提供一种封装结构的制作方法，包括：提供一芯片晶片，其中芯片晶片包括多个集成电路单元；切割芯片晶片，以形成多个第一芯片，其中各第一芯片包括集成电路单元中的至少两个以及一虚置部分，虚置部分将集成电路单元分隔开，且虚置部分不将集成电路单元彼此电性连接；将第一芯片中的一个设置于一载板上；于第一芯片上形成一封胶体；于封胶体上形成一重布线层，其中重布线层电性连接集成电路单元；以及移除载板。
于本发明所揭露的封装结构及制作方法中，通过具有至少两个集成电路单元的第一芯片的设计，集成电路单元之间的间距可缩小，使得封装结构的体积可有效地缩减。并且，通过此设计，封装结构的制作成本以及制作程序均可有效地降低，进而节省成本。
附图说明
图1至图6绘示本发明第一实施例制作封装结构的方法示意图；
图7绘示本发明第二实施例的封装结构的剖视示意图。
符号说明:
100、200 封装结构；
102 芯片晶片；
104 集成电路单元；
106 切割道；
106a 第一切割道；
106b 第二切割道；
106c 第三切割道；
108 第一芯片；
108P 虚置部分；
110 载板；
112 离型层；
114 封胶体；
116 凸块；
118 重布线层；
118a 下电极；
118a1、118a2 下电极群；
118b 内连线；
118c 上电极；
118S1、118S2 表面；
120 焊球；
222 第二芯片；
D1 第一方向；
D2 第二方向；
TP 测试垫；
AM 对准标记；
G1、G2 间距；
IN 绝缘层；
V 通道；
CL 导电层。
具体实施方式
请参考图1至图6绘示本发明第一实施例制作封装结构的方法示意图，其中图1至图3为封装结构于不同步骤的结构示意图，图3为沿着图2的剖线A-A’的剖视示意图，图4为本发明第一实施例的封装结构的底面示意图，图5与图6分别为封装结构沿着图4的剖线B-B’与C-C’的剖视示意图。本实施例所提供的制作封装结构的方法包括下列步骤。如图1所示，首先，提供一芯片晶片102，其中芯片晶片102包括多个集成电路单元104。具体来说，芯片晶片102可为已形成有具有特定功能的集成电路单元104。于本实施例中，各集成电路单元104可具有相同的结构，也就是说每个集成电路单元104为具有相同功能且结构一致的功能性单元。举例来说，各集成电路单元104可分别为一存储器元件，例如动态随机存取存储器(dynamic random access memory,DRAM)、快闪存储器(Flash)或其他适合的存储器。
于本实施例中，芯片晶片102可具有多个切割道(scribe line)106，分别位于两相邻集成电路单元104之间，用以将各集成电路单元104彼此分隔开。在形成芯片晶片102之后，可对芯片晶片102中的每一个集成电路单元104进行检测，并在检测机台中记录每个集成电路单元104为良品或坏品，以标示每个功能正常的集成电路单元104的位置，藉此有助于后续切割出第一芯片108。
接着，对芯片晶片102进行切割工艺，以沿着部分切割道106切割芯片晶片102，进而形成多个第一芯片108。具体来说，由于各集成电路单元104可在检测工艺中得知是否为良品，因此通过机台可记录判断为良品的集成电路单元104的位置，使得机台中的切割程式可将判断为良品的至少两个相邻的集成电路单元104视为同一第一芯片108，并沿着第一芯片108周围的切割道106将第一芯片108与芯片晶片102的其他部分分离。举例来说，切割道106可包括多条沿着第一方向D1延伸的第一切割道106a、多条沿着第二方向D2延伸的第二切割道106b以及多个第三切割道106c，其中第一切割道106a与第二切割道106b可围绕出第一芯片108的范围，且第三切割道106c位于第一芯片108的集成电路单元104之间。在切割工艺中，不会沿着第三切割道106c执行切割，因此第一芯片108可包括虚置部分108P，对应第三切割道106c的位置，且虚置部分108P可连接第一芯片108中相邻的集成电路单元104。为清楚绘示第一芯片108，本实施例的第一芯片108包括两相邻的集成电路单元104，因此位于集成电路单元104之间的第三切割道106c并不会进行切割，但不以此为限。由于本实施例的第三切割道106c不需进行切割，因此相较于对每一切割道进行切割的方法而言，本实施例的切割工艺可节省切割的时间，进而提升切割效率。于本实施例中，第一芯片108的集成电路单元104可沿着集成电路单元104较窄的侧边方向(如第二方向D2)排列，因此第三切割道106c可沿着第一方向D1延伸，但不限于此。于一些实施例中，第三切割道106c可依据所认定的第一芯片108的范围来定义，因此第三切割道106c也可沿着第二方向D2延伸，或不同的第三切割道106c可分别沿着第一方向D1与第二方向D2延伸。于一些实施例中，如图2所示，第一芯片108的虚置部分108P可包括测试垫TP、对准标记AM或其他不影响最终封装结构100的元件。于一些实施例中，测试垫TP可分别用于检测不同集成电路单元104，但不以此为限。
于本实施例中，切割工艺可例如包括一激光开槽(laser grooving)工艺以及晶片切割(wafer dicing)工艺，其中激光开槽工艺可先将芯片晶片102位于第一切割道106a与第二切割道106b中的部分膜层切断，例如低介电常数(low-k)薄膜、金属层或难用切割刀片切断的材料，如氮化铝、氮化镓、氧化铝陶瓷或碳化硅，晶片切割工艺可包括利用切割刀片将芯片晶片102进行全切割。于一些实施例中，切割工艺也可为一或多次激光切割工艺。本发明的切割工艺并不以上述为限，也可为其他适合的切割工艺。
于一些实施例中，第一芯片108也可依据实际需求而包括三个或四个以上的集成电路单元104。于一些实施例中，第一芯片108中的集成电路单元104也可具有不同的结构，而为不同功能性单元，例如分别为不同的存储器元件或不同功能的集成电路。
值得说明的是，本实施例的虚置部分108P不将相邻的集成电路单元104彼此电性连接，也就是说虚置部分108P并不具有任何线路将第一芯片108中的集成电路单元104彼此电性连接，因此第一芯片108中的集成电路单元104在未进行后续工艺时仍为彼此绝缘。于一些实施例中，虚置部分108P也可将第一芯片108中的集成电路单元104彼此电性连接。
如图2与图3所示，在形成第一芯片108之后，进行固晶(die bonding)工艺，将一个第一芯片108设置于一载板110上，其中载板110为暂时的载板，例如为玻璃基板。具体来说，载板110上可先形成离型层112，以助于在后续工艺中将载板110移除。并且，第一芯片108相对于其接垫(图未示)的表面可面对离型层112设置。于一些实施例中，在固晶工艺中，第一芯片108可例如通过可耐高温接合材料与离型层112接合，以避免第一芯片108在后续工艺中产生弯曲。值得说明的是，由于本实施例的第一芯片108包括至少两个集成电路单元104，因此相较于将至少两个各自具有一个集成电路单元的芯片设置于载板的方法而言，本实施例的第一芯片108的设计可有效地降低设置芯片的数量与次数，进而可提升固晶工艺的生产效率。
然后，进行封胶工艺，于第一芯片108与离型层112上形成封胶体114，使封胶体114覆盖第一芯片108。于一些实施例中，于进行封胶工艺之前，第一芯片108的接垫上可先分别形成凸块116。接着，对封胶体114进行研磨工艺，直到暴露出凸块116。封胶体114可例如包括模压树脂(molding compound)或其他适合的成型材料。于一些实施例中，研磨工艺可未暴露出凸块116，且在研磨工艺之后可于凸块116上的封胶体114中形成穿孔，以暴露出凸块116。于一些实施例中，第一芯片108的接垫上也可未形成有凸块，在此情况下，研磨工艺进行至暴露出第一芯片108的接垫。
在暴露出凸块116或第一芯片108的接垫之后，于封胶体114上形成重布线层118，使重布线层118通过凸块116电性连接至第一芯片108中的集成电路单元104，且集成电路单元104可通过重布线层118彼此电性连接。于本实施例中，重布线层118可包括多个下电极118a、多条内连线118b以及多个上电极118c，下电极118a暴露于重布线层118面对第一芯片108的表面118S1，上电极118c位于重布线层118相对于表面118S1的另一表面118S2，且内连线118b设置于下电极118a与上电极118c之间，使得下电极118a可通过内连线118b电性连接至上电极118c。于一些实施例中，下电极118a可以一对一或不以一对一的方式电连接到上电极118c，也就是说，下电极118a的数量、内连线118b的数量、上电极118c的数量以及其连接方式可依据实际需求来决定。于一些实施例中，重布线层118可例如包括多层绝缘层IN、通道(via)V以及多层导电层CL，其中各绝缘层IN可具有多个穿孔，通道V可形成于穿孔中，以达到垂直方向上的电性连接，且导电层CL可形成于绝缘层IN之间，用以进行水平方向上的电性连接。举例来说，下电极118a可由最接近封胶体114的绝缘层IN中的通道V所构成，上电极118c可由最上层的导电层CL所构成且最上层的绝缘层IN的穿孔可暴露出上电极118c，且内连线118b可由下电极118a与上电极118c之间的通道V与导电层CL所构成，但本发明的重布线层118的设计不以此为限。
如图4至图6所示，在形成重布线层118之后，移除离型层112与载板110。随后，于各上电极110c上设置焊球120，以助于封装结构100于后续工艺中黏贴于其他元件或电路板上。至此，可形成本实施例的封装结构100。于一些实施例中，在形成重布线层118之后，也可先在各上电极110c上设置焊球120，然后再移除离型层112与载板110。于一些实施例中，在形成重布线层118与设置焊球120之间，还可选择性于重布线层118上设置其他重布线层、其他封装结构或其他芯片。
值得一提的是，由于本实施例的载板110上仅设置有单一第一芯片108(即集成电路单元104之间并无间隙)，因此在形成封胶体114时，第一芯片108的设计可避免宽度小的空隙存在，有助于成型材料更快速的覆盖第一芯片108，进而避免集成电路单元104之间产生气泡，以提升封装结构100的可靠度(reliability)。此外，于本实施例的封装结构100中，由于第一芯片108中的集成电路单元104在切割工艺中并未被分离，因此集成电路单元104之间的间距G1可接近切割道106的宽度，使得间距G1可小于固晶工艺的芯片间距的设计极限，例如小于300微米。举例来说，间距G1可小于或等于65.6微米。如此一来，相较于封装有各自具有一个集成电路单元的两个芯片的封装结构而言，本实施例的封装结构100的面积可有效地降低。并且，由于集成电路单元104之间的间距G1可小于芯片间距的设计极限，因此集成电路单元104的连接路径可缩短，进而可提升封装结构100的电性性能，并降低耗电量。
于本实施例中，由于本实施例的集成电路单元104的间距G1可缩小，因此重布线层118中分别电性连接不同集成电路单元104的下电极118a的最小间距也可缩小。具体来说，重布线层118的下电极118a可区分为至少两个下电极群118a1、118a2，其中下电极群118a1、118a2分别电性连接不同的集成电路单元104，且下电极群118a1、118a2之间的间距G2可小于芯片间距的设计极限。举例来说，间距G2可小于300微米，或更进一步小于或等于65.6微米。由于电性连接不同集成电路单元104的凸块116的最小间距接近下电极群118a1、118a2的间距G2，因此也可缩小。
本发明的封装结构及其制作方法并不以上述实施例为限，且以下将进一步描述本揭露的其他实施例。为方便比较各实施例与简化说明，下文中将使用相同标号标注相同元件，且下文将详述不同实施例之间的差异，并不再对相同部分作赘述。
请参考图7，其绘示本发明第二实施例的封装结构的剖视示意图。如图7所示，本实施例所提供的封装结构200与第一实施例的差异在于本实施例的封装结构200还可包括一第二芯片222，设置于第一芯片108的虚置部分108P与封胶体114之间。具体来说，如图7所示，本实施例的封装结构200的制作方法与第一实施例的差异在于设置第一芯片108与形成封胶体114之间，另于虚置部分108P上设置第二芯片222。第二芯片222可依据实际需求而与第一芯片108相同或不相同。举例来说，值得说明的是，由于第一芯片108的集成电路单元104之间不具有空隙，因此第二芯片222下方不具有空隙，使得在封胶工艺中，成型材料并不需填入宽度小且位于第二芯片222下方的空隙，藉此可降低气泡的产生，且可有助于加入成型材料覆盖第一芯片108与第二芯片222。
综上所述，于本发明所揭露的封装结构及制作方法中，通过具有至少两个集成电路单元的第一芯片的设计，集成电路单元之间的间距可缩小，使得封装结构的体积可有效地缩减。并且，通过此设计，封装结构的制作成本以及制作程序均可有效地降低，进而节省成本。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (9)

1.一种封装结构，其特征在于，包括：
一第一芯片，包括至少两个集成电路单元以及一虚置部分，其中该虚置部分将所述至少两个集成电路单元分隔开，且该虚置部分不将所述至少两个集成电路单元彼此电性连接；
一封胶体，设置于该第一芯片上，并围绕该第一芯片；
一重布线层，设置于该封胶体上，且该重布线层电性连接所述至少两个集成电路单元；
该重布线层具有至少两个下电极群，设置于该重布线层面对该第一芯片的表面，并分别电连接对应的一该集成电路单元，且所述至少两个下电极群之间的间距小于芯片间距的设计极限；
该重布线层还包括多条内连线以及多个上电极，上电极位于重布线层相对于表面的另一表面，且内连线设置于下电极与上电极之间，使得下电极通过内连线电性连接至上电极。
2.如权利要求1所述的封装结构，其特征在于，所述至少两个集成电路单元之间的间距小于芯片间距的设计极限。
3.如权利要求1所述的封装结构，其特征在于，各集成电路单元具有相同的结构。
4.如权利要求1所述的封装结构，其特征在于，各集成电路单元分别包括一存储器元件。
5.如权利要求1所述的封装结构，其特征在于，所述至少两个集成电路单元之间的间距小于300微米。
6.如权利要求1所述的封装结构，其特征在于，还包括一第二芯片，设置于该虚置部分上。
7.一种封装结构的制作方法，其特征在于，包括：
提供一芯片晶片，其中该芯片晶片包括多个集成电路单元；
切割该芯片晶片，以形成多个第一芯片，其中各该第一芯片包括多个集成电路单元中的至少两个以及一虚置部分，该虚置部分将该至少两个集成电路单元分隔开，且该虚置部分不将所述至少两个集成电路单元彼此电性连接；
将所述多个第一芯片中的一个设置于一载板上；
于所述多个第一芯片中的上形成一封胶体；
于该封胶体上形成一重布线层，其中该重布线层电性连接所述至少两个集成电路单元；以及
移除该载板；
该重布线层具有至少两个下电极群，设置于该重布线层面对该第一芯片的表面，并分别电连接对应的一该集成电路单元，且所述至少两个下电极群之间的间距小于芯片间距的设计极限；
该重布线层还包括多条内连线以及多个上电极，上电极位于重布线层相对于表面的另一表面，且内连线设置于下电极与上电极之间，使得下电极通过内连线电性连接至上电极。
8.如权利要求7所述的封装结构的制作方法，其特征在于，还包括于形成该封胶体之前，于该虚置部分上设置一第二芯片。
9.如权利要求7所述的封装结构的制作方法，其特征在于，所述至少两个集成电路单元之间的间距小于固晶工艺的芯片间距设计极限。
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