CN111668169A - 具有多个集成电路单元的封装结构及其制作方法 - Google Patents

具有多个集成电路单元的封装结构及其制作方法 Download PDF

Info

Publication number
CN111668169A
CN111668169A CN201910261860.3A CN201910261860A CN111668169A CN 111668169 A CN111668169 A CN 111668169A CN 201910261860 A CN201910261860 A CN 201910261860A CN 111668169 A CN111668169 A CN 111668169A
Authority
CN
China
Prior art keywords
integrated circuit
die
circuit units
package structure
circuit substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910261860.3A
Other languages
English (en)
Inventor
陈明志
徐宏欣
蓝源富
张文馨
许献文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Publication of CN111668169A publication Critical patent/CN111668169A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/111—Manufacture and pre-treatment of the bump connector preform

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明提供一种具有多个集成电路单元的封装结构及其制作方法，其中封装结构包括电路衬底、晶粒(die)以及封胶体。晶粒设置于电路衬底上，且晶粒包括至少两个集成电路单元以及虚置部分，其中虚置部分将集成电路单元分隔开，虚置部分不将集成电路单元彼此电性连接，且集成电路单元通过电路衬底彼此电性连接。封胶体覆盖于晶粒与电路衬底上，能够缩减封装结构的体积。

Description

具有多个集成电路单元的封装结构及其制作方法
技术领域
本发明关于一种封装结构及其制作方法，尤指一种具有多个集成电路单元的封装结构及其制作方法。
背景技术
随着电子产品的微小化与多功能化，多晶粒封装结构在许多电子产品越来越常见，其是将两个或两个以上的晶粒封装在单一封装结构中，以缩减整体体积。以覆晶封装而言，常见的多晶粒封装结构是将两个以上的晶粒彼此并排地设置于同一基板上，但考量固晶机台的工艺误差以及后续封装胶填充晶粒之间空隙的能力，并排设置晶粒之间具有一设计极限，如此一来限制封装结构的面积而无法进一步缩小，且封装结构的面积还会随着晶片数量的增加而加大。有鉴于此，缩减封装结构的体积实为业界努力的目标。
发明内容
本发明的目的在于提供一种封装结构及其制作方法，以缩减封装结构的体积。
为达上述的目的，本发明提供一种封装结构，其包括一电路衬底、一第一晶粒以及一封胶体。第一晶粒设置于电路衬底上，且第一晶粒包括至少两个集成电路单元以及一虚置部分，其中虚置部分将集成电路单元分隔开，虚置部分不将集成电路单元彼此电性连接，且集成电路单元通过电路衬底彼此电性连接。封胶体覆盖于第一晶粒与电路衬底上。
为达上述的目的，本发明另提供一种封装结构的制作方法，包括提供一晶片晶圆，其中晶片晶圆包括多个集成电路单元；切割晶片晶圆，以形成多个第一晶粒，其中各第一晶粒包括集成电路单元中相邻的至少两个以及一虚置部分，虚置部分将集成电路单元分隔开，且虚置部分不将集成电路单元彼此电性连接；将第一晶粒中的一个设置于一电路衬底上，其中集成电路单元是通过电路衬底彼此电性连接；以及于第一晶粒与电路衬底上形成一封胶体。
于本发明所揭露的封装结构及制作方法中，通过具有至少两个集成电路单元的第一晶粒的设计，集成电路单元之间的间距可缩小，使得封装结构的体积可有效地缩减。并且，通过此设计，封装结构的制作成本以及制作程序均可有效地降低，进而节省成本。
附图说明
图1至图6绘示本发明第一实施例制作封装结构的方法示意图。
图7绘示本发明第二实施例的封装结构的剖视示意图。
图8绘示本发明第三实施例的封装结构的剖视示意图。
附图标号：
100、200、300 封装结构
102 晶片晶圆
104 集成电路单元
106 切割道
106a 第一切割道
106b 第二切割道
106c 第三切割道
108 第一晶粒
108P 虚置部分
110、210 电路衬底
110a 上焊垫
110a1、110a2 上焊垫群
110b 内连线
110c 下焊垫
110h 排气孔
110S1、110S2 表面
112 凸块
114 封胶体
116 焊球
218 液态封胶
320 第二晶粒
D1 第一方向
D2 第二方向
TP 测试垫
AM 对准标记
G1、G2 间距
具体实施方式
请参考图1至图6绘示本发明第一实施例制作封装结构的方法示意图，其中图1至图3为封装结构于不同步骤的结构示意图，图3为沿着图2的剖线A-A’的剖视示意图，图4为本发明第一实施例的封装结构的上视示意图，图5与图6分别为封装结构沿着图4的剖线B-B’与C-C’的剖视示意图。本实施例所提供的制作封装结构的方法包括下列步骤。如图1所示，首先，提供一晶片晶圆102，其中晶片晶圆102包括多个集成电路单元104。具体来说，晶片晶圆102可为已形成有具有特定功能的集成电路单元104。于本实施例中，各集成电路单元104可具有相同的结构，也就是说每个集成电路单元104为具有相同功能且结构一致的功能性单元。举例来说，各集成电路单元104可分别为一存储器元件，例如动态随机存取存储器(dynamic random access memory,DRAM)、快闪存储器(Flash)或其他适合的存储器。
于本实施例中，晶片晶圆102可具有多个切割道(scribe line)106，分别位于两相邻集成电路单元104之间，用以将各集成电路单元104彼此分隔开。在形成晶片晶圆102之后，可对晶片晶圆102中的每一个集成电路单元104进行检测，并在检测机台中记录每个集成电路单元104为良品或坏品，以标示每个功能正常的集成电路单元104的位置，藉此有助于后续切割出第一晶粒108。
接着，对晶片晶圆102进行切割工艺，以沿着部分切割道106切割晶片晶圆102，进而形成多个第一晶粒108。具体来说，由于各集成电路单元104可在检测工艺中得知是否为良品，因此通过机台可记录判断为良品的集成电路单元104的位置，使得机台中的切割程序可将判断为良品的至少两个相邻的集成电路单元104视为同一第一晶粒108，并沿着第一晶粒108周围的切割道106将第一晶粒108与晶片晶圆102的其他部分分离。举例来说，切割道106可包括多条沿着第一方向D1延伸的第一切割道106a、多条沿着第二方向D2延伸的第二切割道106b以及多个第三切割道106c，其中第一切割道106a与第二切割道106b可围绕出第一晶粒108的范围，且第三切割道106c位于第一晶粒108的集成电路单元104之间。在切割工艺中，不会沿着第三切割道106c执行切割，因此第一晶粒108可包括虚置部分108P，对应第三切割道106c的位置，且虚置部分108P可连接第一晶粒108中相邻的集成电路单元104。为清楚绘示第一晶粒108，本实施例的第一晶粒108包括两相邻的集成电路单元104，因此位于集成电路单元104之间的第三切割道106c并不会进行切割，但不以此为限。由于本实施例的第三切割道106c不需进行切割，因此相较于对每一切割道进行切割的方法而言，本实施例的切割工艺可节省切割的时间，进而提升切割效率。于本实施例中，第一晶粒108的集成电路单元104可沿着集成电路单元较窄的侧边方向(如第二方向D2)排列，因此第三切割道106c可沿着第一方向D1延伸，但不限于此。于一些实施例中，第三切割道106c可依据所认定的第一晶粒108的范围来定义，因此第三切割道106c也可沿着第二方向D2延伸，或不同的第三切割道106c可分别沿着第一方向D1与第二方向D2延伸。于一些实施例中，如图2所示，第一晶粒108的虚置部分108P可包括测试垫TP、对准标记AM或其他不影响最终封装结构100的元件。于一些实施例中，测试垫TP可分别用于检测不同集成电路单元104，但不以此为限。
于本实施例中，切割工艺可例如包括一激光开槽(laser grooving)工艺以及晶圆切割(wafer dicing)工艺，其中激光开槽工艺可先将晶片晶圆102位于第一切割道106a与第二切割道106b中的部分膜层切断，例如低介电常数(low-k)薄膜、金属层或难用切割刀片切断的材料，如氮化铝、氮化镓、氧化铝陶瓷或碳化硅，晶圆切割工艺可包括利用切割刀片将晶片晶圆102进行全切割。于一些实施例中，切割工艺也可为一或多次激光切割工艺。本发明的切割工艺并不以上述为限，也可为其他适合的切割工艺。
于一些实施例中，第一晶粒108也可依据实际需求而包括三个或四个以上的集成电路单元104。于一些实施例中，第一晶粒108中的集成电路单元104也可具有不同的结构，而为不同功能性单元，例如分别为不同的存储器元件或不同功能的集成电路。
值得说明的是，本实施例的虚置部分108P不将相邻的集成电路单元104彼此电性连接，也就是说虚置部分108P并不具有任何线路将第一晶粒108中的集成电路单元104彼此电性连接，因此第一晶粒108中的集成电路单元104在未进行后续工艺时仍为彼此绝缘。于一些实施例中，虚置部分108P也可将第一晶粒108中的集成电路单元104彼此电性连接。
如图2与图3所示，在形成第一晶粒108之后，进行固晶(die bonding)工艺，将一个第一晶粒108设置于一电路衬底110上，以将第一晶粒108电性连接至电路衬底110，其中第一晶粒108中的集成电路单元104可通过电路衬底110彼此电性连接。于本实施例中，电路衬底110可包括多个上焊垫110a、多条内连线110b以及多个下焊垫110c，上焊垫110a位于电路衬底110面对第一晶粒108的表面110S1，下焊垫110c位于电路衬底110相对于表面110S1的另一表面110S2，且内连线110b设置于上焊垫110a与下焊垫110c之间，使得上焊垫110a可通过内连线110b电性连接至下焊垫110c。本实施例的电路衬底110的各上焊垫110a上可形成有对应的一凸块112，且在固晶工艺中，第一晶粒108的接垫是面对凸块112设置，使得第一晶粒108的接垫(图未示)可通过覆晶接合的方式与对应的凸块112接合，从而固接于电路衬底110上。本发明的第一晶粒108与电路衬底110接合的方式并不限于覆晶接合，也可为其他适合的接合方式。于一些实施例中，上焊垫110a可以一对一或不以一对一的方式电连接到下焊垫110c，也就是说，上焊垫110a的数量、内连线110b的数量、下焊垫110c的数量以及其连接方式可依据实际需求来决定。于一些实施例中，凸块112也可先分别形成在第一晶粒108的接垫上，然后在固晶工艺中，凸块112可分别与对应的上焊垫110c接合。
值得说明的是，由于本实施例的第一晶粒108包括至少两个集成电路单元104，因此相较于将至少两个各自具有一个集成电路单元的晶粒设置于电路衬底的方法而言，本实施例的第一晶粒108的设计可有效地降低设置晶粒的数量与次数，进而可提升固晶工艺的生产效率。
于本实施例中，电路衬底110可具有一排气孔110h，例如设置于电路衬底110的中央，以助于在进行后续封胶工艺时将位于第一晶粒108与电路衬底110之间的空气通过排气孔110h排出，从而降低气泡产生。
如图4至图6所示，在将第一晶粒108固接于电路衬底110之后，进行封胶工艺，于第一晶粒108与电路衬底110上形成封胶体114，以将第一晶粒108密封于电路衬底110上。随后，于各下焊垫110c下设置焊球116，以助于封装结构100于后续工艺中粘贴于其他元件或电路板上。至此，可形成本实施例的封装结构100。封胶体114可例如包括模压树脂(moldingcompound)或其他适合的成型材料。于本实施例中，封胶体114可覆盖第一晶粒108，但不限于此。于一些实施例中，形成封胶体114之后，可进一步将第一晶粒108上的封胶体114移除，使得第一晶粒108的上表面露出，以降低封装结构100的厚度。于本实施例中，由于电路衬底110具有排气孔110a，因此封胶体114可填入排气孔110a，且一部分的封胶体114可溢出于电路衬底110下。于一些实施例中，于形成封胶体114与设置焊球116之间，还可选择性于封胶体114上设置其他重布线层、其他封装结构或其他晶粒，但不限于此。于一些实施例中，电路衬底110也可为形成于一暂时衬底上的一重布线层，在此情况下，于形成封胶体114与设置焊球116之间可移除暂时衬底。
值得一提的是，由于本实施例的电路衬底110上仅设置有单一第一晶粒108(即集成电路单元104之间并无间隙)，因此在形成封胶体114时，第一晶粒108的设计可避免宽度小的空隙存在，有助于成型化合物更快速的填充第一晶粒108与电路衬底110之间的空隙，进而避免集成电路单元104之间产生气泡，以提升封装结构100的可靠度(reliability)。并且，由于第一晶粒的设计可提高成型化合物填充第一晶粒108与电路衬底110之间的空隙，因此可降低设计电路衬底的排气孔的数量，以降低制作成本。
于本实施例中，封装结构100可例如为底部填胶(molded under fill,MUF)类型，但不限于此。于一些实施例中，封装结构100也可为毛细底部填胶(capillary under fill,CUF)类型，其于形成封胶体114之前，可先于第一晶粒108与电路衬底110之间填入一液态封胶，以降低第一晶粒108与电路衬底110之间产生气泡(void)的机率。
值得说明的是，于本实施例的封装结构100中，由于第一晶粒108中的集成电路单元104在切割工艺中并未被分离，因此集成电路单元104之间的间距G1可接近切割道106的宽度，使得间距G1可小于固晶工艺的晶粒间距的设计极限，例如小于300微米。举例来说，间距G1可小于或等于65.6微米。如此一来，相较于封装有各自具有一个集成电路单元的两个晶粒的封装结构而言，本实施例的封装结构100的面积可有效地降低。并且，由于集成电路单元104之间的间距G1可小于晶粒间距的设计极限，因此集成电路单元104的连接路径可缩短，进而可提升封装结构100的电性性能，并降低耗电量。
于本实施例中，由于本实施例的集成电路单元104的间距G1可缩小，因此电路衬底110中分别电性连接不同集成电路单元104的上焊垫110a的最小间距也可缩小。具体来说，电路衬底110的上焊垫110a可区分为至少两个上焊垫群110a1、110a2，其中上焊垫群110a1、110a2分别电性连接不同的集成电路单元104，且上焊垫群110a1、110a2之间的间距G2可小于晶粒间距的设计极限。举例来说，间距G2可小于300微米，或更进一步小于或等于65.6微米。
本发明的封装结构及其制作方法并不以上述实施例为限，且以下将进一步描述本揭露的其他实施例。为方便比较各实施例与简化说明，下文中将使用相同标号标注相同元件，且下文将详述不同实施例之间的差异，并不再对相同部分作赘述。
请参考图7，其绘示本发明第二实施例的封装结构的剖视示意图。如图7所示，本实施例所提供的封装结构200与第一实施例的差异在于本实施例的电路衬底210可不具有排气孔。于本实施例中，封装结构200可选择性包括液态封胶218，填满第一晶粒108与电路衬底210之间的空隙。具体来说，液态封胶218可较成型材料有填补能力，以降低第一晶粒108与电路衬底210之间产生气泡的机率。液态封胶218可于形成封胶体114之前填入第一晶粒108与电路衬底210之间的空隙。液态封胶218可例如包括环氧树脂(epoxy resin)。
请参考图8，其绘示本发明第三实施例的封装结构的剖视示意图。如图8所示，本实施例所提供的封装结构300与第一实施例的差异在于本实施例的封装结构300还可包括一第二晶粒320，设置于第一晶粒108的虚置部分108P与封胶层114之间。具体来说，如图3与图8所示，本实施例的封装结构300的制作方法与第一实施例的差异在于形成封胶体114之前，另于虚置部分108P上设置第二晶粒320。第二晶粒320可依据实际需求而与第一晶粒108相同或不相同。举例来说，值得说明的是，由于第一晶粒108的集成电路单元104之间不具有空隙，因此即使在虚置部分108P上设置有第二晶粒320，成型材料依旧能快速的填满第一晶粒108与电路衬底110之间的空隙，而不会受到第二晶粒320的设置的影响。
综上所述，于本发明所揭露的封装结构中，通过具有至少两个集成电路单元的第一晶粒的设计，集成电路单元之间的间距可缩小，使得封装结构的体积可有效地缩减。并且，通过此设计，封装结构的制作成本以及制作程序均可有效地降低，进而节省成本。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种封装结构，其特征在于，包括：
一电路衬底；
一第一晶粒，设置于所述电路衬底上，且所述第一晶粒包括至少两个集成电路单元以及一虚置部分，其中所述虚置部分将所述多个集成电路单元分隔开，所述虚置部分不将所述多个集成电路单元彼此电性连接，且所述多个集成电路单元通过所述电路衬底彼此电性连接；以及
一封胶体，覆盖于所述第一晶粒与所述电路衬底上。
2.根据权利要求1所述的封装结构，其特征在于，所述多个集成电路单元之间的间距小于晶粒间距的设计极限。
3.根据权利要求1所述的封装结构，其特征在于，各所述集成电路单元具有相同的结构。
4.根据权利要求1所述的封装结构，其特征在于，各所述集成电路单元分别为一存储器元件。
5.根据权利要求1所述的封装结构，其特征在于，所述多个集成电路单元之间的间距小于300微米。
6.根据权利要求1所述的封装结构，其特征在于，所述电路衬底具有两个上焊垫群，位于所述电路衬底面对所述第一晶粒的表面，并分别电连接不同的所述多个集成电路单元，且所述多个上焊垫群之间的最小间距小于晶粒间距的设计极限。
7.根据权利要求1所述的封装结构，其特征在于，还包括一第二晶粒，设置于所述虚置部分与所述封胶体之间。
8.一种封装结构的制作方法，其特征在于，包括：
提供一晶片晶圆，其中所述晶片晶圆包括多个集成电路单元；
切割所述晶片晶圆，以形成多个第一晶粒，其中各所述第一晶粒包括所述多个集成电路单元中相邻的至少两个以及一虚置部分，所述虚置部分将所述至少两个集成电路单元分隔开，且所述虚置部分不将所述多个集成电路单元彼此电性连接；
将所述多个第一晶粒中的一个设置于一电路衬底上，其中所述多个集成电路单元是通过所述电路衬底彼此电性连接；以及
于所述多个第一晶粒中的该个与所述电路衬底上形成一封胶体。
9.根据权利要求8所述的封装结构的制作方法，其特征在于，还包括于形成所述封胶体之前，于所述虚置部分上设置一第二晶粒。
10.根据权利要求8所述的封装结构的制作方法，其特征在于，所述多个集成电路单元之间的间距小于固晶工艺的晶片间距设计极限。
CN201910261860.3A 2019-03-08 2019-04-02 具有多个集成电路单元的封装结构及其制作方法 Pending CN111668169A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW108107723 2019-03-08
TW108107723A TWI721383B (zh) 2019-03-08 2019-03-08 具有多個積體電路單元的封裝結構及其製作方法

Publications (1)

Publication Number Publication Date
CN111668169A true CN111668169A (zh) 2020-09-15

Family

ID=72382270

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910261860.3A Pending CN111668169A (zh) 2019-03-08 2019-04-02 具有多个集成电路单元的封装结构及其制作方法

Country Status (2)

Country Link
CN (1) CN111668169A (zh)
TW (1) TWI721383B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112687675A (zh) * 2021-03-16 2021-04-20 荣耀终端有限公司 晶粒、模组、晶圆以及晶粒的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211867A (zh) * 2006-12-28 2008-07-02 力成科技股份有限公司 近基板尺寸黏晶的集成电路晶片封装构造
CN101414567A (zh) * 2007-10-16 2009-04-22 力成科技股份有限公司 简并预烧测试与高温测试的晶片封装制程
CN106206557A (zh) * 2015-05-25 2016-12-07 华亚科技股份有限公司 硅中介层

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW473959B (en) * 2001-01-03 2002-01-21 Siliconware Precision Industries Co Ltd Method for packaging flip-chip ball-grid-array chip
US8785246B2 (en) * 2012-08-03 2014-07-22 Plx Technology, Inc. Multiple seal-ring structure for the design, fabrication, and packaging of integrated circuits
KR20150104467A (ko) * 2014-03-05 2015-09-15 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9142459B1 (en) * 2014-06-30 2015-09-22 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with mask application by vacuum lamination
US10529690B2 (en) * 2016-11-14 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10461014B2 (en) * 2017-08-31 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreading device and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101211867A (zh) * 2006-12-28 2008-07-02 力成科技股份有限公司 近基板尺寸黏晶的集成电路晶片封装构造
CN101414567A (zh) * 2007-10-16 2009-04-22 力成科技股份有限公司 简并预烧测试与高温测试的晶片封装制程
CN106206557A (zh) * 2015-05-25 2016-12-07 华亚科技股份有限公司 硅中介层

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112687675A (zh) * 2021-03-16 2021-04-20 荣耀终端有限公司 晶粒、模组、晶圆以及晶粒的制造方法
WO2022193842A1 (zh) * 2021-03-16 2022-09-22 荣耀终端有限公司 晶粒的制造方法

Also Published As

Publication number Publication date
TWI721383B (zh) 2021-03-11
TW202034473A (zh) 2020-09-16

Similar Documents

Publication Publication Date Title
KR102569791B1 (ko) 고라우팅 밀도 패치를 갖는 반도체 패키지
US11088080B2 (en) Chip package structure using silicon interposer as interconnection bridge
TWI578481B (zh) 封裝上封裝構件及其製作方法
US7763498B2 (en) Molded reconfigured wafer, stack package using the same, and method for manufacturing the stack package
US7326592B2 (en) Stacked die package
US9520304B2 (en) Semiconductor package and fabrication method thereof
CN113380727A (zh) 包括虚设晶粒的微电子器件
US8026586B2 (en) Semiconductor package
CN111799228B (zh) 形成管芯堆叠件的方法及集成电路结构
US20120146216A1 (en) Semiconductor package and fabrication method thereof
US11532587B2 (en) Method for manufacturing semiconductor package with connection structures including via groups
US20230170272A1 (en) Semiconductor package and method of fabricating the same
US20230387029A1 (en) Semiconductor package
TWI721383B (zh) 具有多個積體電路單元的封裝結構及其製作方法
US11227814B2 (en) Three-dimensional semiconductor package with partially overlapping chips and manufacturing method thereof
CN111668178B (zh) 封装结构及其制作方法
KR20220030638A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
CN112310010A (zh) 半导体封装体及其制造方法
TWI807660B (zh) 封裝元件及其製作方法
US20220173074A1 (en) Chip Package and Method of Forming Chip Packages
KR20240029447A (ko) 반도체 칩, 이를 포함하는 반도체 패키지 및 이의 제조 방법
CN116779589A (zh) 封装器件及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200915

WD01 Invention patent application deemed withdrawn after publication