CN111654276B - 一种开关量信号控制电路和控制方法 - Google Patents

一种开关量信号控制电路和控制方法 Download PDF

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CN111654276B CN202010559707.1A CN202010559707A CN111654276B CN 111654276 B CN111654276 B CN 111654276B CN 202010559707 A CN202010559707 A CN 202010559707A CN 111654276 B CN111654276 B CN 111654276B
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Abstract

本发明提供一种开关量信号控制电路和控制方法，开关量信号控制电路包括微处理器、第一开关管、继电器，微处理器具有第一I/O接口、第二I/O接口、第三I/O接口，第一开关管的控制端与第一I/O接口电连接，继电器的一对常开触点连接在开关量信号控制电路的受控电路中，开关量信号控制电路还包括第二开关管、开关管驱动单元，第一开关管、第二开关管、继电器线圈串联电连接于第一供电端和地之间；开关管驱动单元具有与第三I/O接口电连接的第一端、与第二开关管的控制端电连接的第二端、与第二I/O接口电连接的第三端。本发明可以避免因第一I/O接口输出所不希望的默认电平信号而产生误动作的风险，安全地对继电器进行控制。

Description

一种开关量信号控制电路和控制方法
技术领域
本发明涉及工业自动化控制领域，具体设计一种开关量信号可靠输出的电路和方法。
背景技术
随着国家步入工业4.0信息智能化时代，无人化、自动化、数字化和智能化控制已成为近年来工业现场控制领域最主要发展趋势，几乎已经渗透到工业控制现场中每一个领域，如无人车间、无人餐厅等应用场所；无人化、自动化、数字化和智能化控制是一种建立在可靠稳定的现场控制***采集和输出的基础之上，对自动控制的精度以及准确度的要求越来越高，如模拟量的采集、开关量输入信号采集、开关量信号输出控制等等。
传统的开关量信号输出控制主要原理图如下图1（a）、图1（b）所示；主要通过配置微处理器MCU输出I/O口的高低电平状态来控制晶体三极管或增强型MOSFET电子开关的状态，继而达到继电器线圈的得电或失电，最终使得继电器触点闭合或断开，图1（a）、图1（b）的方式具有电气隔离和抗共模干扰能力强的优点，但以上两种方式具有一个致命缺点，当微处理器在得电和失电过程中，微处理器的I/O口是不确定状态或不受控的状态，而且微处理器芯片在得电后到开关量信号输出I/O口初始化之前的这段时间内每一种微处理器芯片的I/O口默认状态不同，有的微处理器芯片I/O口默认状态为高电平，有的微处理器芯片I/O口默认状态为低电平，因此对于图1（a）、图1（b）的传统方案在上述提到不确定状态下很容易产生开关量信号误动作，给控制***的稳定性、安全性和可靠性带来致命的危害。由于默认电平不可控，因此只能针对不同微处理器进行适应性设置以避免上述误动作。但由于不同微处理器的该默认电平不同，如果针对每个微处理器都进行相应设置，则会大大影响生产效率。
发明内容
本发明要解决的问题是针对不同微处理器在得电和失电过程中I/O口默认状态不同而且不受控，使得传统的开关量信号控制电路很容易在该过程中产生开关量信号误动作而给控制***的稳定性、安全性和可靠性带来致命的危害的问题，提供一种开关量信号控制电路和控制方法。
为解决上述技术问题，本发明采用的技术方案是：一种开关量信号控制电路，包括微处理器、第一开关管、继电器，所述微处理器具有第一I/O接口、第二I/O接口、第三I/O接口，所述第一开关管的控制端与第一I/O接口电连接，所述继电器的一对常开触点连接在开关量信号控制电路的受控电路中；
其特征在于：所述开关量信号控制电路还包括第二开关管、开关管驱动单元，所述第一开关管、第二开关管、继电器线圈串联电连接于第一供电端和地之间；
所述开关管驱动单元具有与第三I/O接口电连接的第一端、与第二开关管的控制端电连接的第二端、与第二I/O接口电连接的第三端；
所述开关管驱动单元的电路结构使得：
（A）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述开关管驱动单元令第二开关管关断；
（B）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述开关管驱动单元令第二开关管关断；
（C）当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平时，或当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平时，或当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平且第一开关管导通时，或当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平且第一开关管导通时，所述开关管驱动单元令第二开关管导通。
申请人研究时发现，虽然不同微处理器在得电和失电过程中I/O口默认状态不同且不受控，但对于同一个微处理器，各个I/O口输出电平在该过程中的输出电平状态是一致的，即同为高电平或同为低电平。本发明中，当得电或失电过程中第二I/O接口、第三I/O接口的输出默认同为高电平或默认同为低电平时，所述开关管驱动单元均令第二开关管关断，即使此时由于第一I/O接口的默认输出电平而向第一开关管传递了错误的电平信号，由于第一开关管、第二开关管、继电器线圈串联电连接，因此继电器线圈也不会因为误动作而导通，从而避免因第一I/O接口输出所不希望的默认电平信号而产生误动作的风险，有效保护了开关量信号控制电路的受控电路。当第二I/O接口、第三I/O接口的输出为相反电平（一个为高电平、另一个为低电平时），则说明微处理器已经完成对各个I/O接口的初始化，此时利用各个I/O接口对继电器进行控制便不会有误动作的风险。若开关管驱动单元的结构使得当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平时或使得当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平时才令第二开关管导通，则可利用第一I/O接口的输出电平对第一开关管的通断进行控制，若第一开关管接通，则串联回路中的第一开关管、第二开关管接通可以使继电器满足得电条件，从而可以安全地对继电器进行控制。若开关管驱动单元的结构使得当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平且第一开关管导通时或使得当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平且第一开关管导通时才令第二开关管导通，则串联回路中的第一开关管、第二开关管接通可以使继电器满足得电条件，从而可以安全地对继电器进行控制。
进一步地，所述开关管驱动单元为第三开关管，所述第三开关管的控制端、一个连接端、另一个连接端分别对应为开关管驱动单元的第一端、第二端、第三端；
所述第三开关管的电路结构使得：
（A1）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述第三开关管关断，从而令第二开关管关断；
（B1）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述第三开关管关断，从而令第二开关管关断；
（C1）当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平时，或当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平时，所述第三开关管导通；
（D1）当所述第三开关管导通时，或当所述第一开关管、第三开关管均导通时，所述第二开关管导通。
进一步地，所述第一开关管、第二开关管、第三开关管分别为三极管T1、三极管T2、三极管T3，各个三极管的基极对应为各个三极管的控制端，所述三极管T3的集电极、发射极分别为三极管T3的一个连接端、另一个连接端；
（a1）所述三极管T1、三极管T2、三极管T3分别为NPN型、PNP型、NPN型，所述三极管T1的集电极、发射极分别与继电器线圈一端、地对应电连接，所述三极管T2的集电极、发射极分别与继电器线圈另一端、第一供电端对应电连接；或
（b1）所述三极管T1、三极管T2、三极管T3分别为NPN型、NPN型、PNP型，所述三极管T1的集电极、发射极分别与三极管T2的发射极、地对应电连接，所述三极管T2的集电极通过继电器线圈与第一供电端电连接；或
（c1）所述三极管T1、三极管T2、三极管T3分别为PNP型、PNP型、NPN型，所述三极管T1的集电极通过继电器线圈与地电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、第一供电端对应电连接；或
（d1）所述三极管T1、三极管T2、三极管T3分别为PNP型、NPN型、PNP型，所述三极管T1的集电极、发射极分别与继电器线圈一端、第一供电端对应电连接，所述三极管T2的集电极、发射极分别与继电器线圈另一端、地对应电连接；或
（e1）所述三极管T1、三极管T2、三极管T3分别为PNP型、PNP型、NPN型，所述三极管T1的集电极、发射极分别与三极管T2的发射极、第一供电端对应电连接，所述三极管T2的集电极通过继电器线圈与地电连接；或
（f1）所述三极管T1、三极管T2、三极管T3分别为NPN型、NPN型、PNP型，所述三极管T1的集电极通过继电器线圈与第一供电端电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、地对应电连接。
进一步地，所述第一开关管、第二开关管、第三开关管分别为MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3，各个MOSFET场效应管的栅极分别为各个MOSFET场效应管的控制端，所述MOSFET场效应管Q3的漏极、源极分别为MOSFET场效应管Q3的一个连接端、另一个连接端；
（a2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为N沟道增强型、P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与继电器线圈一端、地对应电连接，所述MOSFET场效应管Q2的漏极、源极分别与继电器线圈另一端、第一供电端对应电连接；或
（b2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为N沟道增强型、N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、地对应电连接，所述MOSFET场效应管Q2的漏极通过继电器线圈与第一供电端电连接；或
（c2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为P沟道增强型、P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器线圈与地电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、第一供电端对应电连接；或
（d2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为P沟道增强型、N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与继电器线圈一端、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极、源极分别与继电器线圈另一端、地对应电连接；或
（e2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为P沟道增强型、P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极通过继电器线圈与地电连接；或
（f2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为N沟道增强型、N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器线圈与第一供电端电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、地对应电连接。
进一步地，所述开关管驱动单元为具有两个逻辑输入端、一个逻辑输出端的逻辑门电路，
所述逻辑门电路的一个逻辑输入端、一个逻辑输出端、另一个逻辑输入端分别为逻辑门电路的第一端、第二端、第三端；
所述逻辑门电路的电路结构使得：
（A2）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述逻辑门电路输出第一电平信号，从而令第二开关管关断；
（B2）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述逻辑门电路输出第一电平信号，从而令第二开关管关断；
（C2）当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平时，或当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平时，所述逻辑门电路输出第二电平信号；
（D2）当所述逻辑门电路输出第二电平信号时，或当所述第一开关管导通且逻辑门电路输出第二电平信号时，所述第二开关管导通。
进一步地，所述第一开关管、第二开关管分别为三极管T1、三极管T2，各个三极管的基极为各个三极管的控制端；
（a3）所述三极管T1、三极管T2分别为NPN型、PNP型，所述三极管T1的集电极、发射极分别与继电器线圈一端、地对应电连接，所述三极管T2的集电极、发射极分别与继电器线圈另一端、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门；或
（b3）所述三极管T1、三极管T2分别为NPN型、NPN型，所述三极管T1的集电极、发射极分别与三极管T2的发射极、地对应电连接，所述三极管T2的集电极通过继电器线圈与第一供电端电连接，所述逻辑门电路为逻辑异或门；或
（c3）所述三极管T1、三极管T2分别为PNP型、PNP型，所述三极管T1的集电极通过继电器线圈与地电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门；或
（d3）所述三极管T1、三极管T2分别为PNP型、NPN型，所述三极管T1的集电极、发射极分别与继电器线圈一端、第一供电端对应电连接，所述三极管T2的集电极、发射极分别与继电器线圈另一端、地对应电连接，所述逻辑门电路为逻辑异或门；或
（e3）所述三极管T1、三极管T2分别为PNP型、PNP型，所述三极管T1的集电极、发射极分别与三极管T2的发射极、第一供电端对应电连接，所述三极管T2的集电极通过继电器线圈与地电连接，所述逻辑门电路为逻辑异或非门；或
（f3）所述三极管T1、三极管T2分别为NPN型、NPN型，所述三极管T1的集电极通过继电器线圈与第一供电端电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、地对应电连接，所述逻辑门电路为逻辑异或门。
进一步地，所述第一开关管、第二开关管分别为MOSFET场效应管Q1、MOSFET场效应管Q2，各个MOSFET场效应管的栅极分别为各个MOSFET场效应管的控制端；
（a4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与继电器线圈一端、地对应电连接，所述MOSFET场效应管Q2的漏极、源极分别与继电器线圈另一端、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门；或
（b4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为N沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、地对应电连接，所述MOSFET场效应管Q2的漏极通过继电器线圈与第一供电端电连接，所述逻辑门电路为逻辑异或门；或
（c4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为P沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器线圈与地电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门；或
（d4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与继电器线圈一端、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极、源极分别与继电器线圈另一端、地对应电连接，所述逻辑门电路为逻辑异或门；或
（e4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为P沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极通过继电器线圈与地电连接，所述逻辑门电路为逻辑异或非门；或
（f4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为N沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器线圈与第一供电端电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、地对应电连接，所述逻辑门电路为逻辑异或门。
进一步地，所述第一供电端与微处理器的正电压供电端电连接。
本发明还提供一种利用上述开关量信号控制电路的开关量信号控制方法，所述开关量信号控制方法包括：令第二I/O接口、第三I/O接口的输出信号初始化值分别为高电平、低电平或分别为低电平、高电平，通过控制第一I/O接口的输出电平，对第二开关管的关断或导通进行控制，从而控制继电器线圈失电或得电，从而使得继电器的一对常开触点关断或导通。
本发明具有的优点和积极效果是：本发明可以避免因第一I/O接口输出所不希望的默认电平信号而产生误动作的风险，安全地对继电器进行控制。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1（a）现有技术的晶体三极管开关量输出电路结构示意图；
图1（b）现有技术的增强型MOSFET开关量输出电路结构示意图；
图2（a）为本发明实施例1的开关量信号控制电路的电路结构示意图；
图2（b）为本发明实施例2的开关量信号控制电路的电路结构示意图；
图2（c）为本发明实施例3的开关量信号控制电路的电路结构示意图；
图3为本发明实施例4的开关量信号控制电路的电路结构示意图；
图4为本发明实施例7的开关量信号控制电路的电路结构示意图；
图5（a）是本发明实施例13的开关量信号控制电路的部分电路结构示意图；
图5（b）是本发明实施例14的开关量信号控制电路的部分电路结构示意图；
图5（c）是本发明实施例15的开关量信号控制电路的部分电路结构示意图；
上述附图中，1、微处理器，2、继电器，3、逻辑异或门，4、逻辑异或非门。
具体实施方式
下面将结合本申请的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
实施例1
如何保证全过程开关量信号能够稳定可靠安全地输出，是减少工业自动化现场控制***出现误动作的关键所在。
本发明提供一种开关量信号控制电路，包括微处理器1、第一开关管、继电器2，所述微处理器1具有第一I/O接口、第二I/O接口、第三I/O接口，所述第一开关管的控制端与第一I/O接口电连接，所述继电器2的一对常开触点（P1、P2）连接在开关量信号控制电路的受控电路中，所述开关量信号控制电路还包括第二开关管、开关管驱动单元。通过继电器2的一对常开触点接通或断开，从而使得受控电路接通或关断。
所述第一开关管、第二开关管、继电器2线圈串联电连接于第一供电端和地之间。所述第一开关管、第二开关管、继电器2线圈串联电连接于第一供电端和地之间的含义是：所述第一开关管的两个连接端、第二开关管的两个连接端、继电器2线圈两端均位于第一供电端和地之间的串联回路中。
所述开关管驱动单元具有与第三I/O接口电连接的第一端、与第二开关管的控制端电连接的第二端、与第二I/O接口电连接的第三端。
所述开关管驱动单元的电路结构使得：
（A）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述开关管驱动单元令第二开关管关断；
（B）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述开关管驱动单元令第二开关管关断；
（C）当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平时，或当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平时，或当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平且第一开关管导通时，或当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平且第一开关管导通时，所述开关管驱动单元令第二开关管导通。
第一I/O接口、第二I/O接口、第三I/O接口分别为I/O1、I/O2、I/O3。
所述开关管驱动单元为第三开关管，所述第三开关管的控制端、一个连接端、另一个连接端分别对应为开关管驱动单元的第一端、第二端、第三端；
如图2（a）所示，本实施例1中，所述第一开关管、第二开关管、第三开关管分别为三极管T1、三极管T2、三极管T3。各个三极管的基极B1、B2、B3对应为各个三极管的控制端，所述三极管T3的集电极C3、发射极E3分别为三极管T3的一个连接端、另一个连接端，且分别与三极管T2的基极B2、第二I/O接口I/O2电连接。
所述三极管T1、三极管T2、三极管T3分别为NPN型、PNP型、NPN型，所述三极管T1的集电极C1、发射极E1分别与继电器2线圈一端、地GND对应电连接，所述三极管T2的集电极C2、发射极E2分别与继电器2线圈另一端、第一供电端VCC对应电连接。
本实施例1中，通过三极管T1、三极管T2、三极管T3的结构及上述连接关系，使得：
（A1）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述三极管T3关断，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（B1）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述三极管T3关断，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（C1）当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平时，三极管T3导通。两个I/O接口存在差异说明微处理器1启动后已经完成了各个IO接口的初始化过程，即此时不会受到微处理器刚启动时IO接口电平不确定的影响，无需再利用与继电器2线圈串联的两个开关管起到保护作用；
（D1）当所述三极管T3导通时，三极管T2导通。若I/O1的输出电平为高电平，则三极管T1导通，此时与继电器1线圈串联的两个开关管均导通，因此可利用I/O1的输出电平来控制继电器1一对常开触点的连通或关断。
继电器2线圈并联连接有二极管D1。
所述第一供电端VCC可为正电压供电端。优选地，所述第一供电端VCC与微处理器1的正电压供电端VDD电连接。地GND与微处理器1的接地端VSS共地。
T1、T2、T3为晶体三极管。PNP三极管可选择仙童公司型号为SS8550BBU的三极管，集电极电流（Collector Current）IC为-1.5A，集电极发射极电压VCE为-25V。NPN三极管可选择仙童公司型号为BC81716MFT的三极管，集电极电流（Collector Current）为0.8A，集电极发射极电压VCE为45V，晶体三极管T1、T2和T3全部工作在开关状态。晶体三极管T1、T2和T3的集电极电流IC和集电极发射极电压VCE在微处理器的弱电控制***中足以满足要求。微处理器的I/O口的灌电流和拉电流能力为±4mA，I/O输出高电平时一般输出3.3V或者5V电平，输出低电平时一般输出0V电平。开关量输出继电器2的型号可为松下公司的PA1a-5V，线圈两端的额定电压为5VDC，继电器额定电流消耗为24mA，在电源VCC功率足够的情况下，T1、T2、T3晶体三极管足以满足现场开关量信号输出要求。二极管D1为松下继电器线圈的续流二极管，当继电器线圈在失电情况下二极管D1为线圈能量提供续流回路，以避免出现电压尖峰击穿继电器线圈，二极管型号为仙童公司的FDLL4148。
微处理器可以为单片机、DSP、FPGA，CPLD控制芯片，例如TI公司的TMS320F2812。
三极管T1的基极与第一I/O接口之间连接有第一电阻R1，三极管T2的基极与三极管T3的集电极之间连接有第二电阻R2，三极管T3的基极与第三I/O接口之间连接有第三电阻R3。第一电阻R1、第二电阻R2、第三电阻R3的阻值可选择为4.7KΩ、1.5KΩ、4.7KΩ，从而将流入或流出微处理器I/O口的电流控制在4mA以下。
本实施例1相应的开关量输出方法为，在微处理器MCU上电后并且初始化完成之后，在微处理器I/O口初始化过程中，设置I/O1、I/O2和I/O3都为推挽输出状态，并且在微处理器整个开关量输出工作过程中，都设置I/O3为高电平输出、I/O2为低电平输出，当需要控制继电器2触点闭合时，把I/O1设置为高电平，需要控制继电器触点断开时，把I/O1设置为低电平，从而控制继电器2线圈失电或得电，从而使得继电器2的一对常开触点关断或导通，从而实现对受控电路的控制。
实施例2
如图2（b）所示，本实施例2与实施例1的区别在于：所述三极管T1、三极管T2、三极管T3分别为NPN型、NPN型、PNP型，所述三极管T1的集电极C1、发射极E1分别与三极管T2的发射极E2、地GND对应电连接，所述三极管T2的集电极C2通过继电器2线圈与第一供电端VCC电连接。
本实施例2中，通过三极管T1、三极管T2、三极管T3的结构及上述连接关系，使得：
（A1）当所述第二I/O接口I/O2、第三I/O接口I/O3的输出同为高电平时，所述三极管T3关断，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（B1）当所述第二I/O接口I/O2、第三I/O接口I/O3的输出同为低电平时，所述三极管T3关断关断，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（C1）当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平时，所述三极管T3导通。两个I/O接口存在差异说明微处理器1启动后已经完成了各个IO接口的初始化过程，即此时不会受到微处理器刚启动时IO接口电平不确定的影响，无需再利用与继电器2线圈串联的两个开关管起到保护作用。
（D1）当所述三极管T1、三极管T3均导通时，所述三极管T2导通。三极管T3导通后，即可利用三极管T1控制继电器2，即I/O1的输出信号令三极管T1导通，此时三极管T2导通也满足导通条件而导通，从而使得继电器1线圈所在回路导通，从而使得一对常开触点闭合。而如果I/O1的输出信号令三极管T1关断，则说明此时不希望受控电路导通，由于三极管T1关断、三极管T2关断，使得继电器1线圈所在回路无法接通，因此受控电路无法导通。
本实施例2相应的开关量输出方法为，在微处理器MCU上电后并且初始化完成之后，在微处理器I/O口初始化过程中，设置I/O1、I/O2和I/O3都为推挽输出状态，并且在微处理器整个开关量输出工作过程中，都设置I/O3为低电平输出、I/O2为高电平输出。当需要控制继电器2触点闭合时，把I/O1设置为高电平，需要控制继电器触点断开时，把I/O1设置为低电平，从而控制继电器2线圈失电或得电，从而使得继电器2的一对常开触点关断或导通，从而实现对受控电路的控制。
实施例3
如图2（c）所示，本实施例3与实施例1的区别在于：所述三极管T1、三极管T2、三极管T3分别为PNP型、PNP型、NPN型，所述三极管T1的集电极通过继电器2线圈与地GND电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、第一供电端VCC对应电连接。
（A1）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述三极管T3关断，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（B1）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述三极管T3关断，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（C1）当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平时，三极管T3导通。两个I/O接口存在差异说明微处理器1启动后已经完成了各个IO接口的初始化过程，即此时不会受到微处理器刚启动时IO接口电平不确定的影响，无需再利用与继电器2线圈串联的两个开关管起到保护作用；
（D1）当所述三极管T3导通时，三极管T2导通。当所述三极管T3导通时，三极管T2导通。若I/O1的输出电平为低电平，则三极管T1导通，此时与继电器1线圈串联的两个三极管均导通，因此可利用I/O1的输出电平来控制三极管T1，从而控制继电器1一对常开触点的连通或关断。
本实施例3相应的开关量输出方法为，在微处理器MCU上电后并且初始化完成之后，在微处理器I/O口初始化过程中，设置I/O1、I/O2和I/O3都为推挽输出状态，并且在微处理器整个开关量输出工作过程中，都设置I/O3为高电平输出、I/O2为低电平输出，当需要控制继电器2触点闭合时，把I/O1设置为低电平，需要控制继电器触点断开时，把I/O1设置为高电平，从而控制继电器2线圈失电或得电，从而使得继电器2的一对常开触点关断或导通，从而实现对受控电路的控制。
实施例4-6
如图3所示，实施例4与实施例1的区别在于：所述三极管T1、三极管T2、三极管T3分别为PNP型、NPN型、PNP型，所述三极管T1的集电极C1、发射极E1分别与继电器2线圈一端、第一供电端VCC对应电连接，所述三极管T2的集电极C2、发射极E2分别与继电器2线圈另一端、地GND对应电连接。
实施例5与实施例4的区别在于：所述三极管T1、三极管T2、三极管T3分别为PNP型、PNP型、NPN型，所述三极管T1的集电极C1、发射极E1分别与三极管T2的发射极E2、第一供电端对应电连接，所述三极管T2的集电极C2通过继电器2线圈与地电连接。相应附图未给出，可类比图3得到。
实施例6与实施例4的区别在于：所述三极管T1、三极管T2、三极管T3分别为NPN型、NPN型、PNP型，所述三极管T1的集电极通过继电器2线圈与第一供电端电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、地对应电连接。相应附图未给出，可类比图3得到。
实施例7-12
如图4所示，实施例7与实施例1的区别在于：所述第一开关管、第二开关管、第三开关管分别为MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3，各个MOSFET场效应管的栅极（G1、G2、G3）分别为各个MOSFET场效应管的控制端，所述MOSFET场效应管Q3的漏极D3、源极S3分别为MOSFET场效应管Q3的一个连接端、另一个连接端，且分别与Q2的栅极G2、I/O2对应电连接，栅极G3与I/O3电连接。所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为N沟道增强型、P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极D1、源极S1分别与继电器2线圈一端、地GND对应电连接，所述MOSFET场效应管Q2的漏极D2、源极S2分别与继电器2线圈另一端、第一供电端VCC对应电连接。
实施例8与实施例7的区别在于：所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为N沟道增强型、N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、地对应电连接，所述MOSFET场效应管Q2的漏极通过继电器2线圈与第一供电端电连接。相应附图未给出，可类比图4得到。
实施例9与实施例7的区别在于：所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为P沟道增强型、P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器2线圈与地电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、第一供电端对应电连接。相应附图未给出，可类比图4得到。
实施例10与实施例7的区别在于：所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为P沟道增强型、N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与继电器2线圈一端、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极、源极分别与继电器2线圈另一端、地对应电连接。相应附图未给出，可类比图4得到。
实施例11与实施例7的区别在于：所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为P沟道增强型、P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极通过继电器2线圈与地电连接。相应附图未给出，可类比图4得到。
实施例12与实施例7的区别在于：所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为N沟道增强型、N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器2线圈与第一供电端电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、地对应电连接。相应附图未给出，可类比图4得到。
本发明实施例中，P沟道增强型MOSFET型号可采用安森美公司的FDN5618P，漏极电流（Drain Current）ID为-1.25A，漏极源极电压VDS为-60V。N沟道增强型MOSFET型号可采用安森美公司的2N7002，漏极电流（Drain Current）ID为0.115A，漏极源极电压VDS为60V。Q1、Q2和Q3增强型MOSFET全部工作在开关状态，Q1、Q2和Q3的漏极电流ID和漏极源极电压VDS在微处理器的弱电控制***中足以满足要求。
Q1的栅极G1与第一I/O接口之间可设置第一电阻R1，Q2的栅极G2与Q3的漏极D3之间可设置第二电阻R2，Q3的栅极G3与第三I/O接口之间可设置第三电阻R3。R1、R2、R3均可采用3K阻值的贴片电阻，将流入或流出微处理器I/O口的电流控制在4mA以下。
实施例13
本实施例13与实施例1的区别在于：
所述开关管驱动单元为具有两个逻辑输入端、一个逻辑输出端的逻辑门电路，所述逻辑门电路的一个逻辑输入端、一个逻辑输出端、另一个逻辑输入端分别为逻辑门电路的第一端、第二端、第三端。
所述逻辑门电路的电路结构使得：
（A2）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述逻辑门电路输出第一电平信号，从而令第二开关管关断；
（B2）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述逻辑门电路输出第一电平信号，从而令第二开关管关断；
（C2）当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平时，或当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平时，所述逻辑门电路输出第二电平信号；
（D2）当所述逻辑门电路输出第二电平信号时，或当所述第一开关管导通且逻辑门电路输出第二电平信号时，所述第二开关管导通。
所述第一开关管、第二开关管分别为三极管T1、三极管T2，各个三极管的基极B1、B2为各个三极管的控制端；
本实施例13与实施例1的电路差别在于，利用图5（a）中各个元件代替图2（a）中微处理器1的I/O接口与M2点之间的器件。
本实施例13中，所述三极管T1、三极管T2分别为NPN型、PNP型，所述三极管T1的集电极、发射极分别与继电器2线圈一端、地对应电连接，所述三极管T2的集电极、发射极分别与继电器2线圈另一端、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门4。
本实施例13中，通过三极管T1、三极管T2、逻辑异或非门4的结构及上述连接关系，使得：
（A2）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述逻辑异或非门4输出为高电平，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（B2）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述逻辑异或非门4输出为高电平，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（C2）当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平或分别为高电平、低电平时，逻辑异或非门4输出为低电平。两个I/O接口存在差异说明微处理器1启动后已经完成了各个IO接口的初始化过程，即此时不会受到微处理器刚启动时IO接口电平不确定的影响，无需再利用与继电器2线圈串联的两个开关管起到保护作用；
（D2）当所述逻辑异或非门4输出为低电平时，三极管T2导通。若I/O1输出高电平，则三极管T1导通。此时与继电器1线圈串联的两个开关管均导通，因此可利用I/O1的输出电平来控制继电器1一对常开触点的连通或关断。
本实施例中，异或非门可采用HEF4077B，异或门可采用74HCT1G86。
实施例14
本实施例14与实施例1的电路差别在于，利用图5（b）中各个元件代替图2（b）中微处理器1的I/O接口与M1点之间的器件。
本实施例14与实施例13的区别在于：所述三极管T1、三极管T2分别为NPN型、NPN型，所述三极管T1的集电极、发射极分别与三极管T2的发射极、地对应电连接，所述三极管T2的集电极通过继电器2线圈与第一供电端VCC电连接，所述逻辑门电路为逻辑异或门3。
本实施例14中，通过三极管T1、三极管T2、逻辑异或门3的结构及上述连接关系，使得：
（A2）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述逻辑异或门3输出为低电平，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（B2）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述逻辑异或门3输出为低电平，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（C2）当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平或分别为高电平、低电平时，逻辑异或门3输出为高电平。两个I/O接口存在差异说明微处理器1启动后已经完成了各个IO接口的初始化过程，即此时不会受到微处理器刚启动时IO接口电平不确定的影响，无需再利用与继电器2线圈串联的两个开关管起到保护作用；
（D2）当所述逻辑异或门3输出为高电平且三极管T1导通时，三极管T2导通。I/O1输出高电平时，即可利用三极管T1控制继电器2，即I/O1的输出信号令三极管T1导通，此时三极管T2导通也满足导通条件而导通，从而使得继电器1线圈所在回路导通，从而使得一对常开触点闭合。而如果I/O1的输出信号令三极管T1关断，则说明此时不希望受控电路导通，由于三极管T1关断、三极管T2关断，使得继电器1线圈所在回路无法接通，因此受控电路无法导通。
实施例15
本实施例15与实施例1的电路差别在于，利用图5（c）中各个元件代替图2（c）中微处理器1的I/O接口与M3点之间的器件。
本实施例15与实施例13的区别在于：所述三极管T1、三极管T2分别为PNP型、PNP型，所述三极管T1的集电极通过继电器2线圈与地电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门4。
本实施例15中，通过三极管T1、三极管T2、三极管T3的结构及上述连接关系，使得：
（A2）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述逻辑异或非门4输出为高电平，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（B2）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述逻辑异或非门4输出为高电平，从而令三极管T2关断，使得继电器1的一对常开触点无法连通，从而避免在微处理器刚启动后因I/O的状态不确定且不受控出现的误动作；
（C2）当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平或分别为高电平、低电平时，逻辑异或非门4输出为低电平。两个I/O接口存在差异说明微处理器1启动后已经完成了各个IO接口的初始化过程，即此时不会受到微处理器刚启动时IO接口电平不确定的影响，无需再利用与继电器2线圈串联的两个开关管起到保护作用；
（D2）当所述逻辑异或非门4输出为低电平时，三极管T2导通。若I/O1输出低电平，则三极管T1导通。此时与继电器1线圈串联的两个开关管均导通，因此可利用I/O1的输出电平来控制继电器1一对常开触点的连通或关断。
实施例16-18
实施例16与实施例13的区别在于：所述三极管T1、三极管T2分别为PNP型、NPN型，所述三极管T1的集电极、发射极分别与继电器2线圈一端、第一供电端对应电连接，所述三极管T2的集电极、发射极分别与继电器2线圈另一端、地对应电连接，所述逻辑门电路为逻辑异或门3。相应附图未给出，可类比图4、图5（a）得到。
实施例17与实施例13的区别在于：所述三极管T1、三极管T2分别为PNP型、PNP型，所述三极管T1的集电极、发射极分别与三极管T2的发射极、第一供电端对应电连接，所述三极管T2的集电极通过继电器2线圈与地电连接，所述逻辑门电路为逻辑异或非门4。相应附图未给出，可类比图4、图5（a）得到。
实施例18与实施例13的区别在于：所述三极管T1、三极管T2分别为NPN型、NPN型，所述三极管T1的集电极通过继电器2线圈与第一供电端电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、地对应电连接，所述逻辑门电路为逻辑异或门3。相应附图未给出，可类比图4、图5（a）得到。
实施例19-24
实施例19与实施例13的区别在于：所述第一开关管、第二开关管分别为MOSFET场效应管Q1、MOSFET场效应管Q2，各个MOSFET场效应管的栅极分别为各个MOSFET场效应管的控制端；所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与继电器2线圈一端、地对应电连接，所述MOSFET场效应管Q2的漏极、源极分别与继电器2线圈另一端、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门4。相应附图未给出，可类比其他附图得到。
实施例20与实施例19的区别在于：所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为N沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、地对应电连接，所述MOSFET场效应管Q2的漏极通过继电器2线圈与第一供电端电连接，所述逻辑门电路为逻辑异或门3。相应附图未给出，可类比其他附图得到。
实施例21与实施例19的区别在于：所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为P沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器2线圈与地电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门4。
实施例22与实施例19的区别在于：所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与继电器2线圈一端、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极、源极分别与继电器2线圈另一端、地对应电连接，所述逻辑门电路为逻辑异或门3。相应附图未给出，可类比其他附图得到。
实施例23与实施例19的区别在于：所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为P沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极通过继电器2线圈与地电连接，所述逻辑门电路为逻辑异或非门4。相应附图未给出，可类比其他附图得到。
实施例24与实施例19的区别在于：所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为N沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器2线圈与第一供电端电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、地对应电连接，所述逻辑门电路为逻辑异或门3。相应附图未给出，可类比其他附图得到。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上对本发明的实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明范围所作的均等变化与改进等，均应仍归属于本专利涵盖范围之内。在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落入本申请所附权利要求所限定的范围。在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

Claims (9)

1.一种开关量信号控制电路，包括微处理器（1）、第一开关管、继电器（2），所述微处理器（1）具有第一I/O接口、第二I/O接口、第三I/O接口，所述第一开关管的控制端与第一I/O接口电连接，所述继电器（2）的一对常开触点连接在开关量信号控制电路的受控电路中，
其特征在于：所述开关量信号控制电路还包括第二开关管、开关管驱动单元，所述第一开关管、第二开关管、继电器（2）线圈串联电连接于第一供电端和地之间；
所述开关管驱动单元具有与第三I/O接口电连接的第一端、与第二开关管的控制端电连接的第二端、与第二I/O接口电连接的第三端；
所述开关管驱动单元的电路结构使得：
（A）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述开关管驱动单元令第二开关管关断；
（B）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述开关管驱动单元令第二开关管关断；
（C）当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平时，或当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平时，或当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平且第一开关管导通时，或当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平且第一开关管导通时，所述开关管驱动单元令第二开关管导通。
2.根据权利要求1所述的开关量信号控制电路，其特征在于：所述开关管驱动单元为第三开关管，所述第三开关管的控制端、一个连接端、另一个连接端分别对应为开关管驱动单元的第一端、第二端、第三端；
所述第三开关管的电路结构使得：
（A1）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述第三开关管关断，从而令第二开关管关断；
（B1）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述第三开关管关断，从而令第二开关管关断；
（C1）当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平时，或当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平时，所述第三开关管导通；
（D1）当所述第三开关管导通时，或当所述第一开关管、第三开关管均导通时，所述第二开关管导通。
3. 根据权利要求2所述的开关量信号控制电路，其特征在于：所述第一开关管、第二开关管、第三开关管分别为三极管T1、三极管T2、三极管T3，各个三极管的基极对应为各个三极管的控制端，所述三极管T3的集电极、发射极分别为三极管T3的一个连接端、另一个连接端；
（a1）所述三极管T1、三极管T2、三极管T3分别为NPN型、PNP型、NPN型，所述三极管T1的集电极、发射极分别与继电器（2）线圈一端、地对应电连接，所述三极管T2的集电极、发射极分别与继电器（2）线圈另一端、第一供电端对应电连接；或
（b1）所述三极管T1、三极管T2、三极管T3分别为NPN型、NPN型、PNP型，所述三极管T1的集电极、发射极分别与三极管T2的发射极、地对应电连接，所述三极管T2的集电极通过继电器（2）线圈与第一供电端电连接；或
（c1）所述三极管T1、三极管T2、三极管T3分别为PNP型、PNP型、NPN型，所述三极管T1的集电极通过继电器（2）线圈与地电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、第一供电端对应电连接；或
（d1）所述三极管T1、三极管T2、三极管T3分别为PNP型、NPN型、PNP型，所述三极管T1的集电极、发射极分别与继电器（2）线圈一端、第一供电端对应电连接，所述三极管T2的集电极、发射极分别与继电器（2）线圈另一端、地对应电连接；或
（e1）所述三极管T1、三极管T2、三极管T3分别为PNP型、PNP型、NPN型，所述三极管T1的集电极、发射极分别与三极管T2的发射极、第一供电端对应电连接，所述三极管T2的集电极通过继电器（2）线圈与地电连接；或
（f1）所述三极管T1、三极管T2、三极管T3分别为NPN型、NPN型、PNP型，所述三极管T1的集电极通过继电器（2）线圈与第一供电端电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、地对应电连接。
4. 根据权利要求2所述的开关量信号控制电路，其特征在于：所述第一开关管、第二开关管、第三开关管分别为MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3，各个MOSFET场效应管的栅极分别为各个MOSFET场效应管的控制端，所述MOSFET场效应管Q3的漏极、源极分别为MOSFET场效应管Q3的一个连接端、另一个连接端；
（a2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为N沟道增强型、P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与继电器（2）线圈一端、地对应电连接，所述MOSFET场效应管Q2的漏极、源极分别与继电器（2）线圈另一端、第一供电端对应电连接；或
（b2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为N沟道增强型、N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、地对应电连接，所述MOSFET场效应管Q2的漏极通过继电器（2）线圈与第一供电端电连接；或
（c2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为P沟道增强型、P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器（2）线圈与地电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、第一供电端对应电连接；或
（d2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为P沟道增强型、N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与继电器（2）线圈一端、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极、源极分别与继电器（2）线圈另一端、地对应电连接；或
（e2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为P沟道增强型、P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极通过继电器（2）线圈与地电连接；或
（f2）所述MOSFET场效应管Q1、MOSFET场效应管Q2、MOSFET场效应管Q3分别为N沟道增强型、N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器（2）线圈与第一供电端电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、地对应电连接。
5.根据权利要求1所述的开关量信号控制电路，其特征在于：所述开关管驱动单元为具有两个逻辑输入端、一个逻辑输出端的逻辑门电路，
所述逻辑门电路的一个逻辑输入端、一个逻辑输出端、另一个逻辑输入端分别为逻辑门电路的第一端、第二端、第三端；
所述逻辑门电路的电路结构使得：
（A2）当所述第二I/O接口、第三I/O接口的输出同为高电平时，所述逻辑门电路输出第一电平信号，从而令第二开关管关断；
（B2）当所述第二I/O接口、第三I/O接口的输出同为低电平时，所述逻辑门电路输出第一电平信号，从而令第二开关管关断；
（C2）当所述第二I/O接口、第三I/O接口的输出分别为高电平、低电平时，或当所述第二I/O接口、第三I/O接口的输出分别为低电平、高电平时，所述逻辑门电路输出第二电平信号；
（D2）当所述逻辑门电路输出第二电平信号时，或当所述第一开关管导通且逻辑门电路输出第二电平信号时，所述第二开关管导通。
6. 根据权利要求5所述的开关量信号控制电路，其特征在于：所述第一开关管、第二开关管分别为三极管T1、三极管T2，各个三极管的基极为各个三极管的控制端；
（a3）所述三极管T1、三极管T2分别为NPN型、PNP型，所述三极管T1的集电极、发射极分别与继电器（2）线圈一端、地对应电连接，所述三极管T2的集电极、发射极分别与继电器（2）线圈另一端、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门（4）；或
（b3）所述三极管T1、三极管T2分别为NPN型、NPN型，所述三极管T1的集电极、发射极分别与三极管T2的发射极、地对应电连接，所述三极管T2的集电极通过继电器（2）线圈与第一供电端电连接，所述逻辑门电路为逻辑异或门（3）；或
（c3）所述三极管T1、三极管T2分别为PNP型、PNP型，所述三极管T1的集电极通过继电器（2）线圈与地电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门（4）；或
（d3）所述三极管T1、三极管T2分别为PNP型、NPN型，所述三极管T1的集电极、发射极分别与继电器（2）线圈一端、第一供电端对应电连接，所述三极管T2的集电极、发射极分别与继电器（2）线圈另一端、地对应电连接，所述逻辑门电路为逻辑异或门（3）；或
（e3）所述三极管T1、三极管T2分别为PNP型、PNP型，所述三极管T1的集电极、发射极分别与三极管T2的发射极、第一供电端对应电连接，所述三极管T2的集电极通过继电器（2）线圈与地电连接，所述逻辑门电路为逻辑异或非门（4）；或
（f3）所述三极管T1、三极管T2分别为NPN型、NPN型，所述三极管T1的集电极通过继电器（2）线圈与第一供电端电连接，所述三极管T2的集电极、发射极分别与三极管T1的发射极、地对应电连接，所述逻辑门电路为逻辑异或门（3）。
7. 根据权利要求5所述的开关量信号控制电路，其特征在于：所述第一开关管、第二开关管分别为MOSFET场效应管Q1、MOSFET场效应管Q2，各个MOSFET场效应管的栅极分别为各个MOSFET场效应管的控制端；
（a4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为N沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与继电器（2）线圈一端、地对应电连接，所述MOSFET场效应管Q2的漏极、源极分别与继电器（2）线圈另一端、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门（4）；或
（b4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为N沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、地对应电连接，所述MOSFET场效应管Q2的漏极通过继电器（2）线圈与第一供电端电连接，所述逻辑门电路为逻辑异或门（3）；或
（c4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为P沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器（2）线圈与地电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、第一供电端对应电连接，所述逻辑门电路为逻辑异或非门（4）；或
（d4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为P沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与继电器（2）线圈一端、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极、源极分别与继电器（2）线圈另一端、地对应电连接，所述逻辑门电路为逻辑异或门（3）；或
（e4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为P沟道增强型、P沟道增强型，所述MOSFET场效应管Q1的漏极、源极分别与MOSFET场效应管Q2的源极、第一供电端对应电连接，所述MOSFET场效应管Q2的漏极通过继电器（2）线圈与地电连接，所述逻辑门电路为逻辑异或非门（4）；或
（f4）所述MOSFET场效应管Q1、MOSFET场效应管Q2分别为N沟道增强型、N沟道增强型，所述MOSFET场效应管Q1的漏极通过继电器（2）线圈与第一供电端电连接，所述MOSFET场效应管Q2的漏极、源极分别与MOSFET场效应管Q1的源极、地对应电连接，所述逻辑门电路为逻辑异或门（3）。
8.根据权利要求1所述的开关量信号控制电路，其特征在于：所述第一供电端与微处理器（1）的正电压供电端电连接。
9.一种利用权利要求1-8中任一项所述的开关量信号控制电路的开关量信号控制方法，其特征在于，所述开关量信号控制方法包括：令第二I/O接口、第三I/O接口的输出信号初始化值分别为高电平、低电平或分别为低电平、高电平，通过控制第一I/O接口的输出电平，对第二开关管的关断或导通进行控制，从而控制继电器（2）线圈失电或得电，从而使得继电器（2）的一对常开触点关断或导通。
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