CN117715410A - 动态随机存取存储器结构 - Google Patents
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Abstract
本发明公开一种动态随机存取存储器结构，包括多个N型金属氧化物半导体晶体管、多个P型金属氧化物半导体晶体管、至少一个位线、多个字线、多个第一电容器与多个第二电容器。多个N型金属氧化物半导体晶体管在第一方向上排列。多个P型金属氧化物半导体晶体管在第一方向上排列。N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管在第二方向上彼此相邻。至少一个位线在第一方向上延伸。多个字线在第二方向上延伸。在第二方向上彼此相邻的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管共用位线与字线。
Description
技术领域
本发明涉及一种存储器结构，且特别涉及一种动态随机存取存储器(dynamicrandom access memory，DRAM)结构。
背景技术
目前，动态随机存取存储器的电容器都大多是以堆叠方式设置在晶体管上方，以在有限的动态随机存取存储单元的面积内制作出较大的电容器。由于电连接于电容器的存储节点接触窗(storage node contact)被定义在相邻两个位线之间，因此在有限且狭小的动态随机存取存储单元的平面面积内，除了要维持所需的位线的线宽与所需的存储节点接触窗的尺寸之外，还要确保位线与存储节点接触窗不会发生短路。如此一来，增加了动态随机存取存储单元在布局设计与制作工艺上的困难度。
另一方面，由于大量的存储节点接触窗位于位线之间，因此在存储节点接触窗与位线之间会产生大量的寄生电容，而使得电阻电容延迟(resistance-capacitance(RC)delay)的问题更加严重，进而造成动态随机存取存储器的读写速度降低。
发明内容
本发明提供一种动态随机存取存储器结构，其可有效地减少位线的数量，而有利于加大位线之间的间距，进而降低动态随机存取存储单元在布局设计与制作工艺上的困难度以及降低寄生电容。
本发明提出一种动态随机存取存储器结构，包括多个N型金属氧化物半导体晶体管、多个P型金属氧化物半导体晶体管、至少一个位线、多个字线、多个第一电容器与多个第二电容器。多个N型金属氧化物半导体晶体管在第一方向上排列。多个P型金属氧化物半导体晶体管在第一方向上排列。N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管在第二方向上彼此相邻。第一方向相交于第二方向。至少一个位线在第一方向上延伸。多个字线在第二方向上延伸且在第一方向上排列。在第二方向上彼此相邻的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管共用位线与字线。第一电容器电连接至N型金属氧化物半导体晶体管。第二电容器电连接至P型金属氧化物半导体晶体管。
依照本发明的一实施例所述，在上述动态随机存取存储器结构中，在第一方向上排列的多个N型金属氧化物半导体晶体管可共用位线。
依照本发明的一实施例所述，在上述动态随机存取存储器结构中，在第一方向上排列的多个P型金属氧化物半导体晶体管可共用位线。
依照本发明的一实施例所述，在上述动态随机存取存储器结构中，多个N型金属氧化物半导体晶体管可在第一方向上排列成N型金属氧化物半导体晶体管列。多个P型金属氧化物半导体晶体管可在第一方向上排列成P型金属氧化物半导体晶体管列。在彼此相邻的N型金属氧化物半导体晶体管列与P型金属氧化物半导体晶体管列中的多个N型金属氧化物半导体晶体管与多个P型金属氧化物半导体晶体管可共用位线。
依照本发明的一实施例所述，在上述动态随机存取存储器结构中，可包括多个N型金属氧化物半导体晶体管列与多个P型金属氧化物半导体晶体管列。在第二方向上排列的多个N型金属氧化物半导体晶体管与多个P型金属氧化物半导体晶体管可共用字线。
依照本发明的一实施例所述，在上述动态随机存取存储器结构中，还可包括基底与隔离结构。隔离结构位于基底中。隔离结构可在基底中定义出多个第一主动(有源)区与多个第二主动区。在第一方向上相邻的两个N型金属氧化物半导体晶体管可共用第一主动区。在第一方向上相邻的两个P型金属氧化物半导体晶体管可共用第二主动区。
依照本发明的一实施例所述，在上述动态随机存取存储器结构中，N型金属氧化物半导体晶体管可包括第一栅极、第一介电层、P型阱区、第一N型掺杂区与第二N型掺杂区。第一栅极位于基底上。第一介电层位于第一栅极与基底之间。P型阱区位于第一主动区中的基底中。第一N型掺杂区与第二N型掺杂区位于第一栅极两侧的P型阱区中。P型金属氧化物半导体晶体管可包括第二栅极、第二介电层、N型阱区、第一P型掺杂区与第二P型掺杂区。第二栅极位于基底上。第二介电层位于第二栅极与基底之间。N型阱区位于第二主动区中的基底中。第一P型掺杂区与第二P型掺杂区位于第二栅极两侧的N型阱区中。
依照本发明的一实施例所述，在上述动态随机存取存储器结构中，在第一方向上相邻的两个N型金属氧化物半导体晶体管可共用第一N型掺杂区。在第一方向上相邻的两个P型金属氧化物半导体晶体管可共用第一P型掺杂区。
依照本发明的一实施例所述，在上述动态随机存取存储器结构中，还可包括第一接触窗、第三接触窗、第二接触窗与第四接触窗。第一接触窗位于位线与第一N型掺杂区之间。位线可经由第一接触窗来电连接至第一N型掺杂区。第二接触窗位于位线与第一P型掺杂区之间。位线可经由第二接触窗来电连接至第一P型掺杂区。第三接触窗位于第一电容器与第二N型掺杂区之间。第一电容器可经由第三接触窗来电连接至第二N型掺杂区。第四接触窗位于第二电容器与第二P型掺杂区之间。第二电容器可经由第四接触窗来电连接至第二P型掺杂区。
依照本发明的一实施例所述，在上述动态随机存取存储器结构中，在第一方向上相邻的两个N型金属氧化物半导体晶体管可共用第一接触窗。在第一方向上相邻的两个P型金属氧化物半导体晶体管可共用第二接触窗。
基于上述，在本发明所提出的动态随机存取存储器结构中，在第二方向(即，字线的延伸方向)上彼此相邻的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管共用位线与字线，由此可有效地减少位线的数量，而有利加大位线之间的间距。此外，由于位线之间可具有较大的间距，因此可降低动态随机存取存储单元在布局设计与制作工艺上的困难度。另外，由于位线之间可具有较大的间距，因此可有效地降低存储节点接触窗与位线之间的寄生电容，以降低电阻电容延迟，进而提升动态随机存取存储器的读写速度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明的一些实施例的动态随机存取存储器的俯视示意图；
图2为沿着图1中的I-I’剖面线与II-II’剖面线的剖面图；
图3为本发明的一些实施例的P型阱区、N型阱区、N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的俯视示意图。
符号说明
10:动态随机存取存储器结构
100:基底
102:隔离结构
104,114:栅极
106,116,132:介电层
108:P型阱区
110,112:N型掺杂区
118:N型阱区
120,122:P型掺杂区
124,126,128,130:接触窗
AA1,AA2:主动(有源)区
BL,BL1:位线
C1,C2:电容器
D1,D2:方向
MC1,MC2,MC11,MC12,MC21,MC22:动态随机存取存储单元
R1:N型金属氧化物半导体晶体管列
R2:P型金属氧化物半导体晶体管列
T1,T11:N型金属氧化物半导体晶体管
T2,T22:P型金属氧化物半导体晶体管
WL,WL1,WL2,WL3:字线
具体实施方式
下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。为了方便理解，在下述说明中相同的构件将以相同的符号标示来说明。此外，附图仅以说明为目的，并未依照原尺寸作图。另外，俯视图中的特征与剖面图中的特征并非按相同比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1为根据本发明的一些实施例的动态随机存取存储器的俯视示意图。图2为沿着图1中的I-I’剖面线与II-II’剖面线的剖面图。图3为根据本发明的一些实施例的P型阱区、N型阱区、N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的俯视示意图。在本实施例的俯视图中，省略剖面图中的部分构件，以清楚说明俯视图中的各构件之间的位置关系。
请参照图1与图2，动态随机存取存储器结构10包括多个N型金属氧化物半导体晶体管T1、多个P型金属氧化物半导体晶体管T2、至少一个位线BL、多个字线WL、多个电容器C1与多个电容器C2。此外，动态随机存取存储器结构10还可包括基底100与隔离结构102。在一些实施例中，基底100可为半导体基底。在一些实施例中，基底100的材料例如是硅、硅锗(SiGe)或其组合。隔离结构102位于基底100中。隔离结构102可在基底100中定义出多个主动区AA1与多个主动区AA2。在一些实施例中，隔离结构102例如是浅沟槽隔离(shallowtrench isolation，STI)结构。在一些实施例中，隔离结构102的材料例如是氧化硅。
多个N型金属氧化物半导体晶体管T1在方向D1上排列。在本实施例中，N型金属氧化物半导体晶体管T1是以平面晶体管为例，但本发明并不以此为限。在其他实施例中，N型金属氧化物半导体晶体管T1可为凹入式栅极晶体管(recessed gate transistor)或鳍式场效晶体管(fin field effect transistor，FinFET)。
在本实施例中，N型金属氧化物半导体晶体管T1可包括栅极104、介电层106、P型阱区108、N型掺杂区110与N型掺杂区112。栅极104位于基底100上。在一些实施例中，栅极104的材料例如是掺杂多晶硅，但本发明并不以此为限。所属技术领域普通技术人员可依据N型金属氧化物半导体晶体管T1的类型与需求来决定栅极104的材料。介电层106位于栅极104与基底100之间。在一些实施例中，介电层106的材料例如是氧化硅。P型阱区108位于主动区AA1中的基底100中。在一些实施例中，P型阱区108的深度可大于隔离结构102的深度。在一些实施例中，部分P型阱区108还可位于隔离结构102的正下方。N型掺杂区110与N型掺杂区112位于栅极104两侧的P型阱区108中。在一些实施例中，N型掺杂区110可用以作为漏极，且N型掺杂区112可用以作为源极。
在一些实施例中，在方向D1上相邻的两个N型金属氧化物半导体晶体管T1可共用主动区AA1。在一些实施例中，在方向D1上相邻的两个N型金属氧化物半导体晶体管T1可共用N型掺杂区110。
在一些实施例中，多个N型金属氧化物半导体晶体管T1可在方向D1上排列成N型金属氧化物半导体晶体管列R1。在一些实施例中，动态随机存取存储器结构10可包括多个N型金属氧化物半导体晶体管列R1。在一些实施例中，如图3所示，相邻两个N型金属氧化物半导体晶体管列R1可共用P型阱区108。
多个P型金属氧化物半导体晶体管T2在方向D1上排列。在本实施例中，P型金属氧化物半导体晶体管T2是以平面晶体管为例，但本发明并不以此为限。在其他实施例中，P型金属氧化物半导体晶体管T2可为凹入式栅极晶体管或鳍式场效晶体管。
在本实施例中，P型金属氧化物半导体晶体管T2可包括栅极114、介电层116、N型阱区118、P型掺杂区120与P型掺杂区122。栅极114位于基底100上。在一些实施例中，栅极114的材料例如是掺杂多晶硅，但本发明并不以此为限。所属技术领域普通技术人员可依据P型金属氧化物半导体晶体管T2的类型与需求来决定栅极114的材料。介电层116位于栅极114与基底100之间。在一些实施例中，介电层116的材料例如是氧化硅。N型阱区118位于主动区AA2中的基底100中。在一些实施例中，N型阱区118的深度可大于隔离结构102的深度。在一些实施例中，部分N型阱区118还可位于隔离结构102的正下方。P型掺杂区120与P型掺杂区122位于栅极114两侧的N型阱区118中。在一些实施例中，P型掺杂区120可以作为漏极，且P型掺杂区122可用以作为源极。
在一些实施例中，在方向D1上相邻的两个P型金属氧化物半导体晶体管T2可共用主动区AA2。在一些实施例中，在方向D1上相邻的两个P型金属氧化物半导体晶体管T2可共用P型掺杂区120。
在一些实施例中，多个P型金属氧化物半导体晶体管T2可在方向D1上排列成P型金属氧化物半导体晶体管列R2。在一些实施例中，动态随机存取存储器结构10可包括多个P型金属氧化物半导体晶体管列R2。在一些实施例中，如图3所示，相邻两个P型金属氧化物半导体晶体管列R2可共用N型阱区118。
N型金属氧化物半导体晶体管T1与P型金属氧化物半导体晶体管T2在方向D2上彼此相邻。此外，N型金属氧化物半导体晶体管列R1与P型金属氧化物半导体晶体管列R2可在方向D2上彼此相邻。方向D1相交于方向D2。在一些实施例中，方向D1可垂直于方向D2，但本发明并不以此为限。
至少一个位线BL在方向D1上延伸。在本实施例中，位线BL的数量是以多个为例。多个位线BL可在方向D2上排列。位线BL的材料例如是铜、铝或钨等导电材料。
位线BL可电连接至N型金属氧化物半导体晶体管T1与P型金属氧化物半导体晶体管T2。在一些实施例中，位线BL可电连接至N型金属氧化物半导体晶体管T1的N型掺杂区110与P型金属氧化物半导体晶体管T2的P型掺杂区120。
在一些实施例中，动态随机存取存储器结构10还可包括接触窗124与接触窗126。接触窗124位于位线BL与N型掺杂区110之间。位线BL可经由接触窗124来电连接至N型掺杂区110。在一些实施例中，接触窗124的材料例如是钨等导电材料。接触窗126位于位线BL与P型掺杂区120之间。位线BL可经由接触窗126来电连接至P型掺杂区120。在一些实施例中，接触窗126的材料例如是钨等导电材料。
在一些实施例中，在方向D1上相邻的两个N型金属氧化物半导体晶体管T1可共用接触窗124。在一些实施例中，在方向D1上相邻的两个P型金属氧化物半导体晶体管T2可共用接触窗126。
多个字线WL在方向D2上延伸且在方向D1上排列。字线WL可电连接至N型金属氧化物半导体晶体管T1与P型金属氧化物半导体晶体管T2。在一些实施例中，字线WL可电连接至N型金属氧化物半导体晶体管T1的栅极104与P型金属氧化物半导体晶体管T2的栅极114。在一些实施例中，字线WL的位于主动区AA1上方的部分可用以作为栅极104，亦即栅极104可为字线WL的位于主动区AA1上方的部分，且栅极104与字线WL可为一体成型。在一些实施例中，字线WL的位于主动区AA2上方的部分可用以作为栅极114，亦即栅极114可为字线WL的位于主动区AA2上方的部分，且栅极114与字线WL可为一体成型。字线WL的材料例如是掺杂多晶硅等导电材料。
在方向D2上彼此相邻的N型金属氧化物半导体晶体管T1与P型金属氧化物半导体晶体管T2共用位线BL与字线WL，由此可有效地减少位线BL的数量，而有利加大位线BL之间的间距。举例来说，在方向D2上彼此相邻的N型金属氧化物半导体晶体管T11与P型金属氧化物半导体晶体管T22共用位线BL与字线WL。
在一些实施例中，在方向D1上排列的多个N型金属氧化物半导体晶体管T1可共用位线BL。亦即，同一个N型金属氧化物半导体晶体管列R1中的多个N型金属氧化物半导体晶体管T1可共用位线BL。在一些实施例中，在方向D1上排列的多个P型金属氧化物半导体晶体管T2可共用位线BL。亦即，同一个P型金属氧化物半导体晶体管列R2中的多个P型金属氧化物半导体晶体管T2可共用位线BL。
在一些实施例中，在彼此相邻的N型金属氧化物半导体晶体管列R1与P型金属氧化物半导体晶体管列R2中的多个N型金属氧化物半导体晶体管T1与多个P型金属氧化物半导体晶体管T2可共用位线BL。在一些实施例中，在方向D2上排列的多个N型金属氧化物半导体晶体管T1与多个P型金属氧化物半导体晶体管T2可共用字线WL。
电容器C1电连接至N型金属氧化物半导体晶体管T1。在一些实施例中，电容器C1可电连接至N型金属氧化物半导体晶体管T1的N型掺杂区112。电容器C2电连接至P型金属氧化物半导体晶体管T2。在一些实施例中，电容器C2电连接至P型金属氧化物半导体晶体管T2的P型掺杂区122。在本实施例中，对于电容器C1的类型与电容器C2的类型并没有特别的限制，只要电容器C1的类型与电容器C2的类型可适用于动态随机存取存储器10，即属于本发明所涵盖的范围。
在一些实施例中，动态随机存取存储器结构10还可包括接触窗128与接触窗130。接触窗128与接触窗130可用以作为存储节点接触窗。接触窗128位于电容器C1与N型掺杂区112之间。电容器C1可经由接触窗128来电连接至N型掺杂区112。在一些实施例中，接触窗128的材料例如是钨等导电材料。接触窗130位于电容器C2与P型掺杂区122之间。电容器C2可经由接触窗130来电连接至P型掺杂区122。在一些实施例中，接触窗130的材料例如是钨等导电材料。
在一些实施例中，动态随机存取存储器结构10还可包括介电层132。介电层132位于基底100与隔离结构102上。介电层132可覆盖N型金属氧化物半导体晶体管T1与P型金属氧化物半导体晶体管T2。此外，位线BL、电容器C1、电容器C2、接触窗124、接触窗126、接触窗128与接触窗130可位于介电层132中。在一些实施例中，介电层132可为多层结构。在一些实施例中，介电层132的材料例如是氧化硅、氮化硅、氮氧化硅或其组合。
在一些实施例中，动态随机存取存储器结构10还可包括多个动态随机存取存储单元MC1与多个动态随机存取存储单元MC2。动态随机存取存储单元MC1可包括彼此电连接的N型金属氧化物半导体晶体管T1与电容器C1。动态随机存取存储单元MC2可包括彼此电连接的P型金属氧化物半导体晶体管T2与电容器C2。
在一些实施例中，可采用三组字线电压(如，开启电压Vn、开启电压Vp与关闭电压Voff)来对动态随机存取存储器结构10进行操作。开启电压V可为用以将N型金属氧化物半导体晶体管T1开启的字线电压。开启电压Vp可为用以将P型金属氧化物半导体晶体管T2开启的字线电压。关闭电压Voff可为用以将N型金属氧化物半导体晶体管T1与P型金属氧化物半导体晶体管T2关闭的字线电压。在一些实施例中，开启电压Vn可大于关闭电压Voff，且关闭电压Voff可大于开启电压Vp。在一些实施例中，关闭电压Voff可为开启电压Vn的二分之一。
此外，可通过晶体管元件的漏电流计算公式来设定N型金属氧化物半导体晶体管T1的临界电压(threshold voltage，Vt)以及P型金属氧化物半导体晶体管T2的临界电压，由此可防止N型金属氧化物半导体晶体管T1与P型金属氧化物半导体晶体管T2产生漏电。
以下，举例说明动态随机存取存储器结构10的操作方法。在对动态随机存取存储单元MC11进行编程操作时，可在字线WL2施加2.7V的开启电压Vn，可在其余字线WL施加1.35V的关闭电压Voff，可在位线BL1施加1V的电压，可在其余的BL施加0V的电压，可在N型阱区118施加2.7V的电压，可在P型阱区施加0V的电压，由此可将数据写入动态随机存取存储单元MC11。
在对动态随机存取存储单元MC12进行编程操作时，可在字线WL3施加2.7V的开启电压Vn，可在其余字线WL施加1.35V的关闭电压Voff，可在位线BL1施加1V的电压，可在其余的BL施加0V的电压，可在N型阱区118施加2.7V的电压，可在P型阱区施加0V的电压，由此可将数据写入动态随机存取存储单元MC12。
在对动态随机存取存储单元MC21进行编程操作时，可在字线WL1施加0V的开启电压Vp，可在其余字线WL施加1.35V的关闭电压Voff，可在位线BL1施加1V的电压，可在其余的BL施加0V的电压，可在N型阱区118施加2.7V的电压，可在P型阱区施加0V的电压，由此可将数据写入动态随机存取存储单元MC21。
在对动态随机存取存储单元MC22进行编程操作时，可在字线WL2施加0V的开启电压Vp，可在其余字线WL施加1.35V的关闭电压Voff，可在位线BL1施加1V的电压，可在其余的BL施加0V的电压，可在N型阱区118施加2.7V的电压，可在P型阱区施加0V的电压，由此可将数据写入动态随机存取存储单元MC22。
此外，动态随机存取存储器结构10中的各构件的布局(layout)并不限于图1中的布局。只要在方向D2(即，字线WL的延伸方向)上彼此相邻的N型金属氧化物半导体晶体管T1与P型金属氧化物半导体晶体管T2共用位线BL与字线WL，即属于本发明所涵盖的范围。
基于上述实施例可知，在动态随机存取存储器结构10中，在方向D2(即，字线WL的延伸方向)上彼此相邻的N型金属氧化物半导体晶体管T1与P型金属氧化物半导体晶体管T2共用位线BL与字线WL，由此可有效地减少位线BL的数量，而有利加大位线BL之间的间距。此外，由于位线BL之间可具有较大的间距，因此可降低动态随机存取存储单元MC1与动态随机存取存储单元MC2在布局设计与制作工艺上的困难度。另外，由于位线BL之间可具有较大的间距，因此可有效地降低存储节点接触窗(如，接触窗128与接触窗130)与位线BL之间的寄生电容，以降低电阻电容延迟，进而提升动态随机存取存储器10的读写速度。
综上所述，在上述实施例的动态随机存取存储器结构中，由于在字线的延伸方向上彼此相邻的N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管共用位线与字线，由此可有效地减少位线的数量，而有利加大位线之间的间距。此外，由于位线之间可具有较大的间距，因此可降低动态随机存取存储单元在布局设计与制作工艺上的困难度，且可有效地降低存储节点接触窗与位线之间的寄生电容并提升动态随机存取存储器的读写速度。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以所附的权利要求所界定的为准。
Claims (10)
1.一种动态随机存取存储器结构，包括：
多个N型金属氧化物半导体晶体管，在第一方向上排列；
多个P型金属氧化物半导体晶体管，在所述第一方向上排列，其中所述N型金属氧化物半导体晶体管与所述P型金属氧化物半导体晶体管在第二方向上彼此相邻，且所述第一方向相交于所述第二方向；
至少一个位线，在所述第一方向上延伸；
多个字线，在第二方向上延伸且在所述第一方向上排列，其中在所述第二方向上彼此相邻的所述N型金属氧化物半导体晶体管与所述P型金属氧化物半导体晶体管共用所述位线与所述字线；
多个第一电容器，其中所述第一电容器电连接至所述N型金属氧化物半导体晶体管；以及
多个第二电容器，其中所述第二电容器电连接至所述P型金属氧化物半导体晶体管。
2.如权利要求1所述的动态随机存取存储器结构，其中在所述第一方向上排列的多个所述N型金属氧化物半导体晶体管共用所述位线。
3.如权利要求1所述的动态随机存取存储器结构，其中在所述第一方向上排列的多个所述P型金属氧化物半导体晶体管共用所述位线。
4.如权利要求1所述的动态随机存取存储器结构，其中
多个所述N型金属氧化物半导体晶体管在所述第一方向上排列成N型金属氧化物半导体晶体管列，
多个所述P型金属氧化物半导体晶体管在所述第一方向上排列成P型金属氧化物半导体晶体管列，且
在彼此相邻的所述N型金属氧化物半导体晶体管列与所述P型金属氧化物半导体晶体管列中的多个所述N型金属氧化物半导体晶体管与多个所述P型金属氧化物半导体晶体管共用所述位线。
5.如权利要求4所述的动态随机存取存储器结构，包括多个所述N型金属氧化物半导体晶体管列与多个所述P型金属氧化物半导体晶体管列，且在所述第二方向上排列的多个所述N型金属氧化物半导体晶体管与多个所述P型金属氧化物半导体晶体管共用所述字线。
6.如权利要求1所述的动态随机存取存储器结构，还包括：
基底；以及
隔离结构，位于所述基底中，其中
所述隔离结构在所述基底中定义出多个第一主动区与多个第二主动区，
在所述第一方向上相邻的两个所述N型金属氧化物半导体晶体管共用所述第一主动区，且
在所述第一方向上相邻的两个所述P型金属氧化物半导体晶体管共用所述第二主动区。
7.如权利要求6所述的动态随机存取存储器结构，其中
所述N型金属氧化物半导体晶体管，包括：
第一栅极，位于所述基底上；
第一介电层，位于所述第一栅极与所述基底之间；
P型阱区，位于所述第一主动区中的所述基底中；以及
第一N型掺杂区与第二N型掺杂区，位于所述第一栅极两侧的所述P型阱区中；且
所述P型金属氧化物半导体晶体管，包括：
第二栅极，位于所述基底上；
第二介电层，位于所述第二栅极与所述基底之间；
N型阱区，位于所述第二主动区中的所述基底中；以及
第一P型掺杂区与第二P型掺杂区，位于所述第二栅极两侧的所述N型阱区中。
8.如权利要求7所述的动态随机存取存储器结构，其中
在所述第一方向上相邻的两个所述N型金属氧化物半导体晶体管共用所述第一N型掺杂区，且
在所述第一方向上相邻的两个所述P型金属氧化物半导体晶体管共用所述第一P型掺杂区。
9.如权利要求7所述的动态随机存取存储器结构，还包括：
第一接触窗，位于所述位线与所述第一N型掺杂区之间，其中所述位线经由所述第一接触窗来电连接至所述第一N型掺杂区；
第二接触窗，位于所述位线与所述第一P型掺杂区之间，其中所述位线经由所述第二接触窗来电连接至所述第一P型掺杂区；
第三接触窗，位于所述第一电容器与所述第二N型掺杂区之间，其中所述第一电容器经由所述第三接触窗来电连接至所述第二N型掺杂区；以及
第四接触窗，位于所述第二电容器与所述第二P型掺杂区之间，其中所述第二电容器经由所述第四接触窗来电连接至所述第二P型掺杂区。
10.如权利要求9所述的动态随机存取存储器结构，其中
在所述第一方向上相邻的两个所述N型金属氧化物半导体晶体管共用所述第一接触窗，且
在所述第一方向上相邻的两个所述P型金属氧化物半导体晶体管共用所述第二接触窗。
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