CN111554655A - 一种半导体封装器件 - Google Patents

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Abstract

本申请公开了一种半导体封装器件，包括：封装基板，封装基板设置有通孔；同层设置的第一主芯片和第二主芯片，位于封装基板一侧，第一主芯片和第二主芯片的功能面上的信号传输区相邻设置且与通孔的位置对应，第一主芯片和第二主芯片的功能面上的非信号传输区与封装基板电连接；连接芯片，至少部分位于通孔内，且连接芯片与第一主芯片和第二主芯片的信号传输区电连接。本申请提供的半导体封装器件，能够降低封装成本，提高半导体封装器件的性能。

Description

一种半导体封装器件
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体封装器件。
背景技术
现有的基于聚合物的2D封装技术是最基本、应用最广泛的封装形式，技术成熟，成本也较低，但是形成的半导体封装器件没有第三方向的连接，且线宽较大。近期发展起来的基于硅中介板的封装技术线宽较小，形成的半导体封装器件的电性能和热传导性能均表现优异，但是成本较高，且硅材料脆性较高，导致半导体封装器件的稳定性较低。因此，需要结合现有封装技术的优点，发展一种新的封装技术，形成一种新的半导体封装器件，能够降低成本，且形成的半导体封装器件的性能优异。
发明内容
本申请主要解决的技术问题是提供一种半导体封装器件，能够降低封装成本，提高半导体封装器件的性能。
为解决上述技术问题，本申请采用的一个技术方案是：
提供一种半导体封装器件，包括：封装基板，所述封装基板设置有通孔；同层设置的第一主芯片和第二主芯片，位于所述封装基板一侧，所述第一主芯片和所述第二主芯片的功能面上的信号传输区相邻设置且与所述通孔的位置对应，所述第一主芯片和所述第二主芯片的功能面上的非信号传输区与所述封装基板电连接；连接芯片，至少部分位于所述通孔内，且所述连接芯片与所述第一主芯片和所述第二主芯片的所述信号传输区电连接。
其中，所述半导体封装器件还包括：第一导电柱，位于所述第一主芯片和所述第二主芯片的功能面上的所述非信号传输区的焊盘位置处，其一端与所述封装基板电连接，其另一端与所述非信号传输区的焊盘电连接；第二导电柱，位于所述第一主芯片和所述第二主芯片的功能面上的所述信号传输区的焊盘位置处，其一端与所述连接芯片电连接，其另一端与所述信号传输区的焊盘电连接。
或者，所述半导体封装器件还包括：再布线层，位于所述第一主芯片和所述第二主芯片的功能面上，所述再布线层的不同区域分别与所述第一主芯片和所述第二主芯片的所述信号传输区和所述非信号传输区的焊盘电连接；第一导电柱，位于所述再布线层与所述第一主芯片和所述第二主芯片的所述非信号传输区对应的位置处，其一端与所述封装基板电连接，其另一端与所述再布线层电连接；第二导电柱，位于所述再布线层与所述第一主芯片和所述第二主芯片的所述信号传输区对应的位置处，其一端与所述连接芯片电连接，其另一端与所述再布线层电连接。
其中，所述第一导电柱与所述第二导电柱高度相同。
其中，所述半导体封装器件还包括：第三导电柱，位于所述连接芯片的功能面的焊盘位置处，其一端与所述连接芯片的焊盘电连接，其另一端与所述第二导电柱电连接。
其中，所述通孔的深度大于所述连接芯片与所述第三导电柱的高度之和，所述连接芯片全部位于所述通孔内部。
其中，所述半导体封装器件还包括：第一底填胶，位于所述第一主芯片和所述第二主芯片的信号传输区与所述连接芯片的功能面之间。
其中，在所述第一主芯片至所述连接芯片方向上，所述第一底填胶的竖截面为倒梯形。
其中，所述半导体封装器件还包括：第二底填胶，位于所述第一主芯片和所述第二主芯片的非信号传输区与所述封装基板之间。
其中，所述半导体封装器件还包括：第一塑封层，连续覆盖所述第一主芯片和所述第二主芯片的侧面。
本申请的有益效果是：区别于现有技术的情况，本申请提供的半导体封装器件中，主芯片的信号传输区和非信号传输区采用不同的连接方式：对于信号传输区，采用连接芯片连接两个主芯片，提高主芯片之间的信号传输速率，提高封装器件的性能；对于非信号传输区，采用普通的导电柱与封装基板连接，能够降低封装成本。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为本申请半导体封装器件一实施方式的结构示意图；
图2为本申请半导体封装器件另一实施方式的结构示意图；
图3为本申请半导体封装器件另一实施方式的结构示意图；
图4为本申请半导体封装器件另一实施方式的结构示意图；
图5为本申请半导体封装器件另一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
请参阅图1，图1为本申请半导体封装器件一实施方式的结构示意图，该半导体封装器件100包括：封装基板10，封装基板10设置有通孔(未标示)；同层设置的第一主芯片11和第二主芯片12，位于封装基板10一侧，第一主芯片11和第二主芯片12的功能面110和120上的信号传输区60相邻设置，且与通孔的位置对应，第一主芯片11和第二主芯片12的功能面110和120上的非信号传输区70与封装基板10电连接；连接芯片13，至少部分位于通孔内，且连接芯片13与第一主芯片11和第二主芯片12的信号传输区60电连接。
本实施方式中，连接芯片13至少部分位于封装基板10的通孔内，其侧面及非功能面131均未与封装基板10接触，有利于半导体封装器件100工作时的散热；而且，第一主芯片11和第二主芯片12的信号传输区60通过连接芯片11电连接，相互之间可以进行信号传输，能够提高主芯片之间的信号传输速率，提高封装器件的性能；第一主芯片11和第二主芯片12的非信号传输区70则采用普通的导电柱与封装基板电连接，能够降低封装成本。
此外，上述第一主芯片11可以为CPU等，第二主芯片12可以为GPU等，一个第一主芯片11可以与至少一个第二主芯片12通过连接芯片13电连接。例如第一主芯片11的四个角部均设置有信息传输区焊盘，此时一个第一主芯片11对应的第二主芯片12的个数可以为四个，四个第二主芯片12的芯片类型可以相同或不同，需要的连接芯片13的数量也是四个，封装基板10上对应于四个连接芯片13的位置均设置有通孔。
进一步地，请继续参阅图1，半导体封装器件100还包括：第一导电柱14，位于第一主芯片11和第二主芯片12的功能面110和120上的非信号传输区70的焊盘位置处，其一端与封装基板10电连接，其另一端与第一主芯片11和第二主芯片12的非信号传输区70的焊盘电连接；第二导电柱15，位于第一主芯片11和第二主芯片12的功能面110和120上的信号传输区60的焊盘位置处，其一端与连接芯片13电连接，其另一端与第一主芯片11和第二主芯片12的信号传输区60的焊盘电连接。其中，优选第一导电柱14与第二导电柱15的高度相同，该方式可以使得第一导电柱14和第二导电柱15在制备时能够同时形成。第一导电柱14与第二导电柱15的高度和材质均可以调节，使半导体封装器件100的形成方式更加灵活。
进一步地，半导体封装器件100还可以包括第三导电柱16，位于连接芯片13的功能面130的焊盘位置处，其一端与连接芯片13的焊盘电连接，其另一端与第二导电柱15电连接。此外，封装基板10上的通孔的深度优选为大于连接芯片13与第三导电柱16的高度之和，使连接芯片13能够全部位于通孔内部。在其他实施方式中也可以通过调节第三导电柱16的高度来调节连接芯片13位于通孔内的位置，使连接芯片13的非功能面131位于通孔之内，有利于后续与其他器件的连接，也使半导体封装器件100的形成方式更加灵活。
进一步地，半导体封装器件100还可以包括第一焊料17，位于第一导电柱14与封装基板10之间，以及位于第二导电柱15与第三导电柱16之间，使第一导电柱14与封装基板10之间、使第二导电柱15与第三导电柱16之间的连接更加稳固。
在另一实施方式中，请参阅图2，图2为本申请半导体封装器件另一实施方式的结构示意图，该半导体封装器件200与图1所示半导体封装器件100的结构基本相同，也包括：封装基板20，封装基板20设置有通孔；同层设置的第一主芯片21和第二主芯片22，位于封装基板20一侧，第一主芯片21和第二主芯片22的功能面210和220上的信号传输区60相邻设置，且与通孔的位置对应，第一主芯片21和第二主芯片22的功能面210和220上的非信号传输区70与封装基板20电连接；连接芯片23，至少部分位于通孔内，且连接芯片23与第一主芯片21和第二主芯片22的信号传输区60电连接。
半导体封装器件200与半导体封装器件100的不同之处在于，半导体封装器件200还包括：再布线层28，位于第一主芯片21和第二主芯片22的功能面210和220上，再布线层28的不同区域分别与第一主芯片21和第二主芯片22的信号传输区60和非信号传输区70的焊盘电连接；第一导电柱24，位于再布线层28与第一主芯片21和第二主芯片22的非信号传输70区对应的位置处，其一端与封装基板20电连接，其另一端与再布线层28电连接；第二导电柱25，位于再布线层28与第一主芯片21和第二主芯片22的信号传输区60对应的位置处，其一端与连接芯片23电连接，其另一端与再布线层28电连接。其中，优选第一导电柱24与第二导电柱25的高度相同，以使得第一导电柱24和第二导电柱25在制备时能够同时形成。再布线层28可以使第一主芯片21和第二主芯片22的非信号传输区70与封装基板20的电连接、以及使第一主芯片21和第二主芯片22的信号传输区60与连接芯片23的电连接位置更加灵活。
具体地，包括再布线层28的半导体封装器件200还包括第一钝化层31和第二钝化层32。其中，第一钝化层31位于再布线层28与第一主芯片21和第二主芯片22的功能面210和220之间，其对应于信号传输区60和非信号传输区70的焊盘位置处均设置有第一过孔(未标示)，再布线层28的不同区域贯通第一过孔与信号传输区60和非信号传输区70的焊盘电连接。第二钝化层32覆盖再布线层28远离第一主芯片21和第二主芯片22的一侧表面，其对应于再布线层28的不同区域处均设置有第二过孔(未标示)，第二过孔通过再布线层28的不同区域与第一主芯片21和第二主芯片22的信号传输区60和非信号传输区70对应。第一导电柱24位于第二钝化层32与第一主芯片21和第二主芯片22的非信号传输区70对应的第二过孔内，第二导电柱25则位于第二钝化层32与第一主芯片21和第二主芯片22的信号传输区60对应的第二过孔内，从而实现第一主芯片21和第二主芯片22的非信号传输区70通过第一导电柱24与封装基板20电连接，以及实现第一主芯片21和第二主芯片22的信号传输区60通过第二导电柱25与连接芯片23电连接。
进一步地，半导体封装器件200还可以包括第三导电柱26，位于连接芯片23的功能面230的焊盘位置处，其一端与连接芯片23的焊盘电连接，其另一端与第二导电柱25电连接。此外，封装基板20上的通孔的深度优选为大于连接芯片23与第三导电柱26的高度之和，使连接芯片23能够全部位于通孔内部。在其他实施方式中也可以通过调节第三导电柱26的高度来调节连接芯片23位于通孔内的位置，使半导体封装器件200的形成方式更加灵活。
进一步地，半导体封装器件200还可以包括第一焊料27，位于第一导电柱24与封装基板20之间，以及位于第二导电柱25与第三导电柱26之间，使第一导电柱24与封装基板20之间、使第二导电柱25与第三导电柱26之间的连接更加稳固。
在另一实施方式中，请参阅图3，图3为本申请半导体封装器件另一实施方式的结构示意图。在图1所示的半导体封装器件100或者在图2所示的半导体封装器件200的基础上，还可以再增加一些部件，使本申请半导体封装器件的适应性更广。以图1所示的半导体封装器件100为例，在第一主芯片11和第二主芯片12的信号传输区60与连接芯片13的功能面130之间形成第一底填胶41，得到图3所示的半导体封装器件300。优选地，在第一主芯片11至连接芯片13的方向上，第一底填胶41的竖截面为倒梯形。第一底填胶41可以对第二导电柱15和第二导电柱16起到保护作用，使第一主芯片11和第二主芯片12的信号传输区60的焊盘与连接芯片13之间的连接更加稳固，同时不影响半导体封装器件300的散热性能。
在另一实施方式中，请参阅图4，图4为本申请半导体封装器件另一实施方式的结构示意图。以图1所示的半导体封装器件100为例，可以在第一主芯片11和第二主芯片12的非信号传输区70与封装基板10之间形成第二底填胶42。第二底填胶42可以对第一导电柱14和第一焊料17起到保护作用，使第一主芯片11和第二主芯片12的非信号传输区70的焊盘与封装基板10之间的连接更加稳固，同时不影响半导体封装器件400的散热性能。此外，封装基板10与连接芯片13之间的部分空隙位置处也可设置有第二底填胶42，例如，封装基板10面向连接芯片13的侧壁上可以设置有第二底填胶42。
在另一实施方式中，请参阅图5，图5为本申请半导体封装器件另一实施方式的结构示意图。当半导体封装器件的功率不高，对散热性能的要求较低，而对结构稳定性的要求较高时，可以在图1所示的半导体封装器件100的基础上，同时形成第一底填胶41和第二底填胶42，形成如图5所示的半导体封装器件500，其中，连接芯片13的侧面及非功能面131均未被覆盖，使半导体封装器件500的散热性能符合应用需求。
进一步地，请继续参阅图5，半导体封装器件500还可以包括第一塑封层43，连续覆盖第一主芯片11和第二主芯片12的侧面，第一主芯片11和第二主芯片12的非功能面111和121可以从第一塑封层43中露出，也可以不露出，图5示意性画出第一主芯片11和第二主芯片12的非功能面111和121从第一塑封层43中不露出的情况。第一塑封层43能够对第一主芯片11和第二主芯片12起保护作用。同时，第一底填胶41和第二底填胶42以及第一塑封层43使半导体封装器件500的结构非常稳固，适用于对结构稳定性的要求非常高的应用场景，比如环境恶劣的室外场景。
另外，在其他实施方式中，第一塑封层43可以与上述任一实施方式所述的半导体封装器件组合，对第一主芯片11和第二主芯片12起保护作用，使半导体封装器件的结构更加稳固。
本申请各实施方式提供的半导体封装器件，可以依据其不同的结构特征适用于对散热性能和结构稳定性能要求不同的应用场景，使本申请提供的半导体封装器件的适用性更广。而且本申请各实施方式提供的半导体封装器件中，两个主芯片的信号传输区采用连接芯片进行连接，能够提高主芯片之间的信号传输速率，提高封装器件的性能；主芯片的非信号传输区则采用普通的导电柱与封装基板连接，能够降低封装成本。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种半导体封装器件，其特征在于，包括：
封装基板，所述封装基板设置有通孔；
同层设置的第一主芯片和第二主芯片，位于所述封装基板一侧，所述第一主芯片和所述第二主芯片的功能面上的信号传输区相邻设置，且与所述通孔的位置对应，所述第一主芯片和所述第二主芯片的功能面上的非信号传输区与所述封装基板电连接；
连接芯片，至少部分位于所述通孔内，且所述连接芯片与所述第一主芯片和所述第二主芯片的所述信号传输区电连接。
2.根据权利要求1所述的半导体封装器件，其特征在于，所述半导体封装器件还包括：
第一导电柱，位于所述第一主芯片和所述第二主芯片的功能面上的所述非信号传输区的焊盘位置处，其一端与所述封装基板电连接，其另一端与所述非信号传输区的焊盘电连接；
第二导电柱，位于所述第一主芯片和所述第二主芯片的功能面上的所述信号传输区的焊盘位置处，其一端与所述连接芯片电连接，其另一端与所述信号传输区的焊盘电连接。
3.根据权利要求1所述的半导体封装器件，其特征在于，所述半导体封装器件还包括：
再布线层，位于所述第一主芯片和所述第二主芯片的功能面上，所述再布线层的不同区域分别与所述第一主芯片和所述第二主芯片的所述信号传输区和所述非信号传输区的焊盘电连接；
第一导电柱，位于所述再布线层与所述第一主芯片和所述第二主芯片的所述非信号传输区对应的位置处，其一端与所述封装基板电连接，其另一端与所述再布线层电连接；
第二导电柱，位于所述再布线层与所述第一主芯片和所述第二主芯片的所述信号传输区对应的位置处，其一端与所述连接芯片电连接，其另一端与所述再布线层电连接。
4.根据权利要求2或3所述的半导体封装器件，其特征在于，
所述第一导电柱与所述第二导电柱高度相同。
5.根据权利要求4所述的半导体封装器件，其特征在于，所述半导体封装器件还包括：
第三导电柱，位于所述连接芯片的功能面的焊盘位置处，其一端与所述连接芯片的焊盘电连接，其另一端与所述第二导电柱电连接。
6.根据权利要求5所述的半导体封装器件，其特征在于，
所述通孔的深度大于所述连接芯片与所述第三导电柱的高度之和，所述连接芯片全部位于所述通孔内部。
7.根据权利要求1所述的半导体封装器件，其特征在于，所述半导体封装器件还包括：
第一底填胶，位于所述第一主芯片和所述第二主芯片的信号传输区与所述连接芯片的功能面之间。
8.根据权利要求7所述的半导体封装器件，其特征在于，
在所述第一主芯片至所述连接芯片方向上，所述第一底填胶的竖截面为倒梯形。
9.根据权利要求1所述的半导体封装器件，其特征在于，所述半导体封装器件还包括：
第二底填胶，位于所述第一主芯片和所述第二主芯片的非信号传输区与所述封装基板之间。
10.根据权利要求1所述的半导体封装器件，其特征在于，所述半导体封装器件还包括：
第一塑封层，连续覆盖所述第一主芯片和所述第二主芯片的侧面。
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