CN111509996B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111509996B
CN111509996B CN202010076601.6A CN202010076601A CN111509996B CN 111509996 B CN111509996 B CN 111509996B CN 202010076601 A CN202010076601 A CN 202010076601A CN 111509996 B CN111509996 B CN 111509996B
Authority
CN
China
Prior art keywords
type
switching devices
terminal
parallel
lsm
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010076601.6A
Other languages
English (en)
Other versions
CN111509996A (zh
Inventor
D·多梅斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN111509996A publication Critical patent/CN111509996A/zh
Application granted granted Critical
Publication of CN111509996B publication Critical patent/CN111509996B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Inverter Devices (AREA)

Abstract

本发明公开了一种半导体装置，其包括：在第一端子(DC+)和第二端子(AC)之间并联电耦合的至少两个第一类型的开关器件(HSn)；以及在第二端子(AC)和第三端子(DC‑)之间并联电耦合的至少两个第二类型的开关器件(LSm)。第一类型的开关器件(HSn)和第二类型的开关器件(LSm)布置在功率半导体模块中，功率半导体模块包括第一纵向侧和第二纵向侧(L1，L2)以及第一窄侧和第二窄侧(B1，B2)。第一类型的开关器件(HSn)和第二类型的开关器件(LSm)在平行于第一纵向侧和第二纵向侧(L1，L2)的第一水平方向(x)上延伸的至少一行中彼此靠近布置，使得在至少一行中的每行内，不超过两个相同类型的开关器件被直接连续布置。

Description

半导体装置
技术领域
本公开涉及半导体装置，尤其涉及用于功率半导体模块的半导体装置。
背景技术
功率半导体模块装置通常包括壳体内的基板。至少一个衬底布置在基板上。包括多个可控半导体部件(例如，半桥配置的两个或更多个IGBT)的半导体装置通常布置在至少一个衬底中的至少一个衬底上。每个衬底通常包括衬底层(例如，陶瓷层)、沉积在衬底层的第一侧上的第一金属化层和沉积在衬底层的第二侧上的第二金属化层。可控半导体部件例如安装在第一金属化层上。半导体装置的布局通常被选择为使得装置中的电损耗保持最小。此外，应当防止功率半导体模块内的电损耗的不均等分布。更进一步，期望防止至少一个衬底上的热点。
需要一种具有减小的电损耗的改进的半导体装置，其具有尽可能均等的电损耗分布，并且其中尽可能地防止热点。
发明内容
半导体装置包括：至少两个第一类型的开关器件，其并联电耦合在第一端子和第二端子之间；以及至少两个第二类型的开关器件，其并联电耦合在第二端子和第三端子之间。第一类型的开关器件和第二类型的开关器件布置在功率半导体模块中，该功率半导体模块包括第一和第二纵向侧以及第一和第二窄侧。第一类型的开关器件和第二类型的开关器件在沿平行于第一和第二纵向侧的第一水平方向上延伸的至少一行中彼此靠近布置，使得在所述至少一行中的每行内，不超过两个相同类型的开关器件被直接连续布置。
另一半导体装置包括：至少两个第一类型的开关器件，其并联电耦合在第一端子和第二端子之间，其中多个第一二极管中的一个并联电耦合到至少两个第一类型的开关器件中的每者；以及至少两个第二类型的开关器件，其并联电耦合在第二端子和第三端子之间，其中多个第二二极管中的一个并联电耦合到至少两个第二类型的开关器件中的每者。第一类型的开关器件和第二类型的开关器件布置在功率半导体模块中，该功率半导体模块包括第一和第二纵向侧以及第一和第二窄侧。第一类型的开关器件和第一二极管均沿纵向侧中的第一个交替地布置在一行中，第二类型的开关器件和第二二极管均沿第二纵向侧交替地布置在另一行中，并且半导体装置包括垂直于第一和第二窄侧延伸的对称轴。
另一半导体装置包括：至少两个第一类型的开关器件，其并联电耦合在第一端子和第二端子之间；以及至少两个第二类型的开关器件，其并联电耦合在第二端子和第三端子之间。第一类型的开关器件和第二类型的开关器件布置在功率半导体模块中，该功率半导体模块包括第一和第二纵向侧以及第一和第二窄侧。第一类型的开关器件布置在多个第一组中，每个第一组包括布置在两个子列中的至少两个第一类型的开关器件，第二类型的开关器件布置在多个第二组中，每个第二组包括布置在两个子列中的至少两个第二类型的开关器件，多个第一组沿着纵向侧中的第一个布置在一行中，并且多个第二组沿纵向侧中的第二个布置在一行中。半导体装置包括垂直于第一和第二纵向侧延伸的对称轴。
参考以下附图和描述可以更好地理解本发明。附图中的部件不一定按比例绘制，而是将重点放在说明本发明的原理上。此外，在附图中，贯穿不同的视图，相似的附图标记表示对应的部分。
附图说明
图1示出了半导体衬底装置的截面图。
图2示意性地示出了功率半导体模块中的半导体衬底装置的俯视图。
图3示意性地示出了半桥装置的电路图。
图4示意性地示出了另一半桥装置的电路图。
图5示意性地示出了根据一个示例的半导体装置的俯视图。
图6示意性地示出了图5的半导体装置中的电连接。
图7示意性地示出了包括图5和图6的半导体装置的示例性半导体模块的三维图。
图8示意性地示出了包括图5和图6的半导体装置的另一示例性半导体模块的三维图。
图9示意性地示出了包括图5和图6的半导体装置的另一示例性半导体模块的三维图。
图10示意性地示出了根据另一示例的半导体装置的俯视图。
图11示意性地示出了包括图10的半导体装置的示例性功率半导体模块的三维图。
图12示意性地示出了根据另一示例的半导体装置的俯视图。
具体实施方式
在下面的详细描述中，参考了附图。附图示出了可以实践本发明的具体示例。应当理解，除非另外特别指出，否则关于各个示例描述的特征和原理可以彼此组合。在说明书以及权利要求书中，某些元件被命名为“第一要素”、“第二要素”、“第三要素”等不应被理解为列举。相反，此类名称仅用于解决不同的“要素”。即，例如，“第三要素”的存在不需要“第一要素”和“第二要素”的存在。本文所述的半导体主体可以由(掺杂的)半导体材料制成，并且可以是半导体芯片或被包括在半导体芯片中。半导体主体具有电连接的焊盘并且包括至少一个具有电极的半导体元件。
图1示例性地示出了半导体衬底10。半导体衬底10包括电介质绝缘层110、附接于电介质绝缘层110的第一金属化层111和附接于电介质绝缘层110的第二金属化层112。电介质绝缘层110设置在第一金属化层111和第二金属化层112之间。
第一金属化层111和第二金属化层112中的每一个可以由以下材料之一组成或包括以下材料之一：铜；铜合金；铝；铝合金；在功率半导体模块装置的操作期间保持固态的任何其他金属或合金。半导体衬底10是陶瓷衬底，即，其中电介质绝缘层110是陶瓷(例如薄陶瓷层)的衬底。陶瓷可以由以下材料之一组成或包括以下材料之一：氧化铝；氮化铝；氧化锆；氮化硅；氮化硼；或任何其他电介质陶瓷。例如，电介质绝缘层110可以由以下材料之一组成或包括以下材料之一：Al2O3、AlN或Si3N4。例如，衬底可以是例如直接铜接合(DCB)衬底、直接铝接合(DAB)衬底或活性金属钎焊(AMB)衬底。电介质绝缘层110通常包括高绝缘电阻，同时具有低导热系数。
通常，一个或多个半导体主体20布置在半导体衬底10上。布置在半导体衬底10上的每个半导体主体20可以包括诸如二极管、IGBT(绝缘栅双极晶体管)、MOSFET(金属氧化物半导体场效应晶体管)、JFET(结型场效应晶体管)、HEMT(高电子迁移率晶体管)之类的可控半导体部件、或任何其他合适的可控半导体元件。一个或多个可控半导体部件可以在半导体衬底10上形成半导体装置。在图1中，示例性地示出了两个半导体主体20。然而，任何其他数量的半导体主体20也是可能的。
半导体衬底10可以附接到基板或散热器30，并且第二金属化层112布置在电介质绝缘层110和基板/散热器30之间。由半导体主体20产生的热量可以通过半导体衬底10散发到基板或散热器30。这在图1中由粗箭头示例性地示出。在图1的示例中，仅一个衬底10布置在基板30上。然而，这仅是示例。两个或更多个衬底10也可以布置在同一基板30上。
图1中的半导体衬底10的第二金属化层112是连续层。在图1所示的装置中，第一金属化层111是结构化层。“结构化层”是指第一金属化层111不是连续层，而是在该层的不同部分之间包括凹陷。在图1中示意性地示出了这种凹陷。在该装置中，第一金属化层111示例性地包括四个不同部分。不同的半导体主体20可以安装到第一金属化层111的相同或不同部分。第一金属化层111的不同部分可以不具有电连接，或者可以使用诸如接合线的电连接来电连接到一个或多个其他部分。电连接还可以包括例如连接板或导体轨，仅举几个例子。然而，这仅是示例。第一金属化层111可以包括任何数量的部分。第一金属化层111也可以是连续层。
半导体主体20可以形成半导体装置。例如，半导体主体20可以包括以半桥配置布置的开关器件。在图2中示例性地示出了这种半导体装置。图2示出了功率半导体模块装置的俯视图。功率半导体模块装置可以包括基板30，如上面关于图1所描述的。一个或多个半导体衬底10A、10B可以布置在基板30上。多个半导体主体(在图2中未具体示出)可以在至少一个半导体衬底10A、10B上形成半导体装置。例如，每个半导体器件可以包括诸如开关器件或二极管之类的可控半导体部件。一个或多个开关器件可以耦合在第一端子DC+和第二端子AC之间。特别地，每个开关器件可以包括控制电极和可控负载路径，不同开关器件的负载路径被可操作地并联连接并连接在第一端子DC+和第二端子AC之间。第一端子DC+可以被配置为耦合至第一电势，并且第二端子AC可以被配置为耦合至负载(未示出)。第一电势可以是正电势。因此，开关器件可以被称为高侧开关HSn。在下文中，这种高侧开关HSn也将被称为第一类型的开关器件，而与开关器件的种类(例如，IGBT、MOSFET等)无关。一个或多个附加的开关器件可以耦合在第二端子AC和第三端子DC-之间。特别地，每个附加的开关器件可以包括控制电极和可控负载路径，不同开关器件的负载路径被可操作地并联连接并且连接在第二端子AC和第三端子DC-之间。第三端子DC-可以被配置为耦合到第二电势。第二电势可以是负电势。因此，附加的开关器件可以被称为低侧开关LSm。在下文中，这种低侧开关LSm也将被称为第二类型的开关器件，而与开关器件的种类(例如，IGBT、MOSFET等)无关。
仍然参考图2，功率半导体模块具有矩形截面，并且包括第一纵向侧L1、第二纵向侧L2、第一窄侧B1和第二窄侧B2。第一和第三端子DC+、DC-均布置在功率半导体模块的第一窄侧B1上。第二端子AC布置在功率半导体模块的第二窄侧B2上。在图2的示例中，第三端子AC包括彼此电耦合的两个抽头AC1、AC2。然而，这仅是示例。第三端子AC可以包括任何数量的x个抽头，其中x≥1。
在图2的半导体装置中，第一类型的开关器件HS形成第一组开关器件，其布置在功率半导体模块的第一半部上。第二类型的开关器件LS形成第二组开关器件，其布置在功率半导体模块的第二半部上。在图2中未具体示出个体开关器件以及第一和第二类型的开关器件HS、LS与端子DC+、DC-、AC之间的电连接。
在图3中示意性地示出了半桥装置的示例性电路图。如前所述，高侧开关HS(第一类型的开关器件)耦合在第一端子DC+和第二端子AC之间，并且低侧开关LS(第二类型的开关器件)耦合在第二端子AC和第三端子DC-之间。在图3的示例中，开关器件被实现为IGBT。第一和第二类型的开关器件HS、LS中的每个具有并联耦合在相应端子DC+、AC、DC-之间的二极管D1、D2。在图3的示例中，高侧开关HS利用单个IGBT实现，并且低侧开关LS利用单个IGBT实现。然而，也可以利用多个IGBT来实现高侧开关HS和低侧开关LS中的每个。这在图4中示例性地示出。在图4中示出的示例中，高侧开关HS和低侧开关LS中的每个利用并联耦合在相应的端子DC+、DC-、AC之间的三个IGBT HS1、HS2、HS3、LS1、LS2、LS3实现。每个个体开关器件HS1、HS2、HS3、LS1、LS2、LS3具有并联耦合在相应端子DC+、AC、DC-之间的二极管D11、D12、D13、D21、D22、D23。然而，利用三个个体开关器件来实现高侧开关HS和低侧开关LS中的每个仅是示例。高侧开关HS通常可以由第一多个n(其中n≥2)个体开关器件HSn实现，并且低侧开关LS通常可以由第二多个m(其中m≥2)个体开关器件LSm实现。
为了使半导体装置中的欧姆和电感损失最小化并避免装置中的热点，可以以有利的方式将开关器件HSn、LSm和对应的二极管D1n、D2m布置在功率半导体模块中。例如，在半导体装置内的高对称性可能是优选的。通过优化开关器件HSn、LSm和二极管D1n、D2m的布置，可以防止半导体装置内的电损耗的不均等分布。此外，在半导体装置的操作期间由开关器件HSn、LSm和二极管D1n、D2m产生的热量可以散布在功率半导体模块的横截面上，从而可以减少或避免热点。一般而言，可以防止功率半导体模块的快速老化和过早损坏。
现在参考图5，示意性地示出了根据一个示例的半导体装置。在图5的示例中，可控半导体器件被布置在两个平行的行中。两个平行的行在第一水平方向x上延伸。第一类型的开关器件HSn和第二类型的开关器件LSm都在沿纵向侧中的第一个L1的一行中彼此靠近布置。第一类型的开关器件HSn和第二类型的开关器件LSm以大体上交替的方式布置。即，不超过两个相同类型的开关器件被直接连续布置。在图5所示的示例中，可以将开关器件描述为布置成两组。第一组布置在第一对称轴S1的第一侧上，并且第二组布置在第一对称轴S1的第二侧上。在每个组内，两个第二类型的开关元件LSm直接彼此相邻布置，并且在每一侧上被第一类型的开关元件HSn包围。即，第一类型的开关器件HSn和第二类型的开关器件LSm被布置成使得除了该行中的两个最外面的开关器件之外，每个开关器件具有一个相邻的相同类型的开关器件和一个相邻的相反类型的开关器件。在图5的示例中，最外面的开关器件是第一类型的第一开关器件HS1和第一类型的第四开关器件HS4。以这种方式，图5的布置包括另外的对称轴。第二对称轴S11在第一组开关器件内(即，在第一对称轴的第一侧上)形成对称轴，并且第三对称轴S12在第二组开关器件内(即，在第一对称轴的第二侧上)形成对称轴。所有对称轴垂直于功率半导体模块的第一和第二纵向侧L1、L2并平行于窄侧B1、B2延伸。
然而，图5所示的布置仅是示例。根据另一示例，第一类型的开关器件HSn和第二类型的开关器件LSm可以颠倒。即，该行中最外面的开关器件可以由第二类型的第一开关器件LS1和第二类型的第四开关器件LS4形成。在图5所示的示例中，示出了四个第一类型的开关器件HSn和四个第二类型的开关器件LSm。然而，第一类型的开关器件HSn和第二类型的开关器件LSm的任何合适数量都是可能的。第一个数字n可以等于第二个数字m。
第一二极管D1n和第二二极管D2m都在沿第二纵向侧L2的第二行中彼此靠近布置。每个第一二极管D1n被布置为在第二水平方向z上与第一类型的开关器件HSn相邻。即，形成平行于窄侧B1、B2延伸的若干行，每一行包括一个第一类型的开关器件HSn和一个第一二极管D1n。每个第二二极管D2m被布置为在第二水平方向z上与第二类型的开关器件LSm相邻。即，形成平行于窄侧B1、B2延伸的若干行，每一行包括一个第二类型的开关器件LSm和一个第二二极管D2m。即，在第一水平方向x上不超过两个相同类型的开关器件被直接连续布置。在图5所示的示例中，二极管D1n、D2m可以被描述为布置成两组。第一组布置在第一对称轴S1的第一侧上，并且第二组布置在第一对称轴S1的第二侧上。在每一组内，两个第二二极管D2m彼此直接相邻布置，并且在每一侧上被第一二极管D1n包围。即，第一二极管D1n和第二二极管D2m被布置成使得除了该行中的两个最外面的二极管之外，每个二极管具有一个相同类型的相邻二极管和一个相反类型的相邻二极管。
如果第一类型的开关器件HSn和第二类型的开关器件LSm被颠倒，则第一二极管D1n和第二二极管D2m也可以相应地被颠倒。在图5中，每个第一类型的开关器件HSn被示为包括单个开关器件。然而，这仅是示例。每个第一类型的开关器件HSn可以包括多于一个单独的开关器件。即，图5所示的行中的一行可以包括第一二极管D1和一个或多个第一类型的开关器件HSn。第二类型的开关器件LSm也是如此。图5所示的每个第二类型的开关器件LSm可以包括多于一个单独的开关器件，使得每个对应的行包括第二二极管D2和一个或多个第二类型的开关器件LSm。每一行还可以包括多于一个二极管D1、D2。根据一个示例，第一二极管D11可以包括两个单独的二极管D111、D112，并且第一类型的第一开关器件HS1可以包括两个单独的开关器件HS11、HS12。为了保持对称性，其余的第一二极管D12、D13和D14也可以均包括两个单独的二极管D121、D122、D131、D132、D141、D142，并且第一类型的第二开关器件HS1、第三开关器件HS3和第四开关器件HS4也可以均包括两个单独的开关器件HS21、HS22、HS31、HS32、HS41、HS42。一行中任何其他数量的二极管D1n、D2m和开关器件HSn、LSm也是可能的。然而，这种布置未在图中具体示出。
第二类型的开关器件LSm和第二二极管D2m设置在第一导体迹线210上。第一导体迹线210可以设置在载体上，例如在半导体衬底10上。第一导体迹线210可以是半导体衬底10的第一金属化层的一部分。第一导体迹线210可以具有梳状结构。即，第一导体迹线210可以包括平行于功率半导体模块的纵向侧L1、L2延伸的基部。第一导体迹线210还可以包括平行于功率半导体模块的窄侧B1、B2并且垂直于基部延伸的多个垂直部。在图5的示例中，第一导体迹线210被示为虚线区域。垂直部的数量通常取决于半导体装置中包括的第二类型的开关器件LSm的数量m，因为每个第二类型的开关器件LSm设置在第一导体迹线210的垂直部分中的单独的垂直部分上。第一导体迹线210可以包括另一垂直部分，其被布置成与功率半导体模块的窄侧B之一相邻。第二类型的开关器件LSm不可以设置在该另一垂直部分上。然而，第二端子AC可以机械地和电气地连接到第一导体迹线210的该另一垂直部分。例如，第二端子AC可以被布置在功率半导体模块的第二窄侧B2处。
第一类型的开关器件HSn和第一二极管D1n被设置在第二导体迹线214上。第二导体迹线214也可以被设置在载体上。例如，第二导体迹线214可以形成半导体衬底10的第一金属化层的另一部分。除最外面的第二导体迹线之外，每个第二导体迹线214可以在第一导体迹线210的两个垂直部分之间延伸。一个或多个第一类型的开关器件HSn可以设置在每个第二导体迹线214上。该布置还可以包括多个第三导体迹线212。每个第三导体迹线212可以在第一导体迹线210的两个垂直部分之间延伸。半导体主体不可以设置在第三导体迹线212上。
开关器件HSn、LSm中的每个和二极管D1n、D2m中的每个可以通过接合线的方式电耦合到另一导体迹线。这在图6中示例性地示出。图6示出了图5的装置。然而，为了清楚起见，在图6中省略了附图标记。相反，示意性地示出了可控半导体器件与导体迹线之间的电连接。第二类型的开关器件LSm中的每个和第二二极管D2m中的每个电耦合到第三导体迹线212之一。接合连接由厚的细长形状指示，并且接合线由实线指示。第一类型的开关器件HSn中的每个和第一二极管D1n中的每个通过接合线的方式电耦合到第一导体迹线210。可以看出，在图5和图6的装置中，所有接合线可以被提供为具有基本相同的长度。此外，接合线可以具有相同的横截面和相同的电特性。特别地，每个接合线可以被配置为提供相同的电压和电流传输。以这种方式，可以在半导体装置内实现高对称性。
此外，可以减少或避免热点(功率半导体模块中的热量的不均等分布)。在包括高侧开关和低侧开关的半桥装置中，两个开关中的仅一个在任何时间点导通。如果高侧开关和低侧开关均利用两个或更多个开关器件实现，则所有第一类型的开关器件都同时导通，而所有第二类型的开关器件都不导通，反之亦然。当开关器件之一从导通状态切换到非导通状态时，电流换流到对应的续流二极管。即，在图5的装置中，当第一类型的开关器件HS1、HS2、HS3、HS4处于导通状态时，第一类型的开关器件HS1、HS2、HS3、HS4产生热量。同时，在第二二极管D21、D22、D23、D24中产生热量。因此，在每个时间点，仅由布置在平行于窄侧B的每个短行中的两个器件之一产生热量。甚至，在平行于第一纵向侧L1的第一行中并非全部开关器件HSn、LSm都同时产生热量，并且在平行于第二纵向侧L2的第二行中并非全部二极管D1n、D2m都同时产生热量。当第二类型的开关器件LS1、LS2、LS3、LS4处于导通状态并产生热量时，情况也是如此。当第二类型的开关器件LSm处于导通状态时，同时，在第一二极管D11、D12、D13、D14中产生热量。一般而言，同时产生热量的器件以之字形方式布置。以这种方式，热量以非常有利的方式分布在功率半导体模块内。
如上所述，第二端子AC在功率半导体模块的第二窄侧B2处直接电气和机械地耦合到第一导体迹线210。如图7中示意性地示出的，另一方面，第一端子DC+和第三端子DC-可以布置在功率半导体模块的第一窄侧B1处，并且可以分别耦合到第一导电板310并且耦合到第二导电板312。特别地，第一端子DC+可以电气和机械地耦合到第一导电板310，并且第三端子DC-可以电气和机械地耦合到第二导电板312。第一导电板310和第二导电板312可能不会彼此电耦合。根据一个示例，电绝缘层(图7中未示出)可以设置在第一导电板310和第二导电板312之间。导电板310、312也可以被称为母线。在图7中，第一导电板310大部分被第二导电板312覆盖，这是因为第二导电板312被布置为在垂直方向y上平行于第一导电板310并且被布置在与第一导电板310不同的平面中。第一导电板310和第二导电板312还被布置为平行于载体10。第一类型的开关器件HSn和第二类型的开关器件LSm、第一二极管D1n和第二二极管D2m、接合线、以及第一导体迹线210、第二导体迹线212和第三导体迹线214仅在图7中示意性地示出。为了清楚起见，在图7中省略了这些部分的附图标记。
第一导电板310包括多个第一垂直延伸部301，其被配置为将第一导电板310机械地和电气地耦合到第二导体迹线214。多个第二导体迹线214中的一个可以耦合到第一垂直延伸部301中的一个或多个，如图5和图6所示意性示出的。在图7的三维视图中，仅一个第一垂直延伸部301是可见的，其他的第一垂直延伸部在该视图中被隐藏在第一和第二导电板310、312后面。
第二导电板312包括多个第二垂直延伸部302，其被配置为将第二导电板312机械地和电气地耦合到第三导体迹线212。多个第三导体迹线212中的一个可以耦合到第二垂直延伸部302中的一个或多个，如图5和图6所示意性示出的。在图7的三维视图中，仅一个第二垂直延伸部302是部分可见的，其他的第二垂直延伸部在该视图中被隐藏在第一和第二导电板310、312后面。在图5和图6所示的俯视图中，示意性地示出了垂直延伸部在哪个位置接触相应的导体迹线。这些点在图5中被标记为DC+和DC-，并且在图6中被标记为301和302。垂直延伸部301、302可以被布置为靠近功率半导体模块的第二纵向侧L2。即，垂直延伸部301、302可以沿着相应的导电板310、312的边缘布置。然而，这仅是示例。根据另一示例，第一导电板310和/或第二导电板312还可以包括附加的垂直延伸部301、302，其被布置为靠近功率半导体模块的第一纵向侧L1。尽管在图5和图6中，每个导体迹线212、214在一侧接触，但是也可能在两侧接触导体迹线212、214中的至少一些。例如，每个导体迹线212、214也可以在靠近相应的第一类型的开关器件HSn或相应的第二类型的开关器件LSm处接触。以此方式，可以减小功率半导体模块的总杂散电感。
沿着第二纵向侧L2提供多个第一垂直延伸部301和多个第二垂直延伸部302允许半导体装置具有更好的对称性。半导体装置可以在若干不同的位置电接触。以此方式，导体迹线212、214中的每个可以被直接接触。在一些功率半导体模块中，垂直延伸部301仅接触一个第一导体迹线212。第一导体迹线212中的第一个和第一导体迹线212中的第二个之间的电连接可以通过接合线的方式来实现。然而，这降低了装置的对称性并且导致了若干缺点。通过至少一个垂直延伸部301、302直接接触导体迹线212、214中的每个可以具有若干优点。例如，以此方式可以使半导体装置中的距离保持较短。此外，在半导体装置内提供电连接所需的接合线可以比较短。
在图7所示的示例中，提供了一个第一端子DC+和一个第三端子DC-。即，提供一个抽头DC+用于电接触第一导电板310，并且提供一个抽头DC-用于电接触第二导电板312。然而，这仅是示例。还可以提供多于一个用于接触导电板310、312中的每个的抽头。例如，该装置还有可能包括两个用于电接触第一导电板310的抽头DC+和一个用于电接触第二导电板312的抽头DC-(例如参见图8)，反之亦然(未示出)。如图9所示，还有可能提供两个用于电接触第一导电板310的抽头DC+和两个用于电接触第二导电板312的抽头DC-。任何其他数量的抽头也是可能的。在图中，示出了包括孔的抽头AC、DC+和DC-。这允许在功率半导体装置和任何外部部件之间进行螺栓连接。然而，这种抽头只是一个示例。与其他部件的电连接可以以任何其他合适的方式形成。例如，可以在导电板310、312与任何外部部件之间形成焊接连接。其他示例性连接包括按压配合连接或线性压力触点。任何其他合适类型的触点也是可能的。
图5至图9所示的半导体主体均具有矩形形状(横截面)。正方形形状的半导体主体也是可能的，然而，使用具有矩形形状的开关器件HSn、LSm和二极管D1n、D2m允许构建具有有利形式的整体半导体装置。例如，半导体装置在第一水平方向x上的长度(例如，从第一类型的第一开关器件HS1到第一类型的第四开关器件HS4的长度)可以显著大于半导体装置在第二水平方向z上的宽度(例如，从第一类型的开关器件HSn到相邻的第一二极管D1n的长度)。半导体装置主要沿着纵向侧L1、L2延伸，并且在第二水平方向z上具有窄的形式，但是在第一水平方向x上具有细长的形式。
图9示意性地示出了仅包括开关器件HSn、LSm的半导体装置。该装置中不包括二极管。例如，该示例中的开关器件HSn、LSm可以被实现为SiC MOSFET器件。当使用SiC MOSFET器件时，不需要附加的二极管。然而，包括MOSFET而不是IGBT的半导体装置的一般结构可以与上面关于图5至图8所描述的相同。相同类型的两个或更多个开关器件HSn、LSm可以在第二水平方向z上彼此靠近布置。以此方式，可以平行于窄侧B1、B2形成若干行。这些短行中的每行可以仅包括相同类型的开关器件。平行于纵向侧L1、L2延伸的长行中的开关器件的顺序可以与以上关于图5所描述的相同(例如，不超过两个相同类型的开关器件被直接连续布置)。
在图10中示例性地示出了替代的装置。在图10的示例中，功率半导体装置还具有矩形形状，具有第一和第二纵向侧L1、L2以及第一和第二窄侧B1、B2。该装置还提供了一种解决方案，其可以最小化或防止热点，并减少由于半导体主体的对称布置而引起的损耗。在图10的装置中，第一类型的开关器件HSn和第一二极管D1n沿着功率半导体装置的第一纵向侧L1在第一行中交替布置。第二类型的开关器件LSm和第二二极管D2m沿着第二纵向侧L2在第二行中交替布置。在第二水平方向z上，每个第二类型的开关器件LSm被布置为与第一类型的开关器件HSn相邻，并且每个第二二极管D2m被布置为与第一二极管D1n相邻。以此方式，在第二水平方向z上形成平行于窄侧B1、B2布置的多个短行，每一行包括两个不同类型的开关器件或者两个不同类型的二极管。对称轴S2在沿纵向侧L1、L2延伸的两个长行之间延伸。该对称轴S2平行于纵向侧L1、L2并且垂直于窄侧B1、B2延伸。
在图10的示例中，第一导体迹线210具有网格状的形状。也就是说，第一导体迹线210可以具有平行于第一和第二纵向侧L1、L2延伸的两个基部。第一导体迹线210还可以包括在两个基部之间延伸、垂直于基部并且平行于窄侧B1、B2的垂直部。第二和第三导体迹线212、214被布置为在垂直平面中被第一导体迹线210围绕。例如，第二和第三导体迹线212、214可以均是L形、正方形或矩形。第二端子AC以与上面关于图5所描述的类似的方式电气和机械地耦合到第一导体迹线。然而，到第一端子DC+和到第三端子DC-的连接被提供在半导体装置的中间部分中。即，垂直延伸部301、302未布置在功率半导体模块的边缘区域中(例如，参见图5至图9)，而是布置在功率半导体模块的中间部分中(参见图10)。这也在图11所示的半导体装置的三维视图中示出。尽管在图5至图9的装置中，垂直延伸部301、302布置在导电板310、312的周边，在图10和图11所示的示例中，垂直延伸部301、302布置在导电板310、312的中央部分。在图10和图11所示的示例中，换流路径沿着短模块轴延伸。
尽管在图5至图9的示例中，接合线在平行于纵向侧L1、L2的第一水平方向x上延伸，但是在图10和图11的示例中，接合线在平行于窄侧B1、B2的第二水平方向z上延伸。
在图10和图11的示例中，开关器件HSn、LSm可以包括IGBT，如上所述。然而，也可以使用任何其他开关器件。例如，有可能使用SiC MOSFET器件来实现该布置。如上所述，这种SiC MOSFET器件不需要附加的二极管。因此，也可能省略图10和图11中所示的二极管。
在图12中示意性地示出了另一替代布置。在图12的示例中，开关器件HSn、LSm被实现为不需要附加的二极管的SiC MOSFET器件。图12的半导体装置包括多个第一类型的开关器件HSn和多个第二类型的开关器件LSm。第一类型的开关器件HSn在功率半导体模块的第一侧上(沿纵向侧中的第一个)布置成多个第一组，并且第二类型的开关器件LSm在功率半导体模块装置的第二侧上(沿纵向侧中的第二个)布置成多个第二组。多个第一组布置成一行，并且多个第二组布置成第二行。也就是说，这两行中的每行仅包括第一类型的开关器件HSnx或第二类型的开关器件LSmy。
两列或更多列可以在第一水平方向x上彼此靠近布置。每一列可以包括第一类型的开关器件HSnx的一个第一组和第二类型的开关器件LSmy的一个第二组。在图12所示的示例中，每个第一组包括六个第一类型的开关器件HSnx和六个第二类型的开关器件LSmy。然而，这仅是示例。第一组中的任何其他数量的第一开关器件HSnx和第二组中的任何其他数量的第二开关器件LSmy也是可能的。每个第一组内的开关器件可以布置在两个子列中，并且每个第二组内的开关器件可以布置在两个子列中。在图12所示的示例中，每个子列包括三个第一类型的开关器件HSnx和三个第二类型的开关器件LSmy。对称轴S3在平行于窄侧B1、B2并垂直于纵向侧L1、L2的两列之间延伸。取决于第一组和第二组的数量，该装置可以包括多于一个对称轴。在给定的示例中，该装置包括两个另外的对称轴S31、S32，在第一对称轴S3的每一侧上各一个。每个第一组和每个第二组本身还可以是对称的。
在图12的示例中，每个第一组包括第二导体迹线214，并且每个第二组包括第三导体迹线212。每个第二导体迹线214具有U形，并且每个第三导体迹线212具有T形。第一类型的开关器件HSnx均布置在第二导体迹线214之一上，并且第二类型的开关器件LSmy均布置在第一导体迹线210上。每个第二导体迹线214和每个第三导体迹线212至少部分地被第一导体迹线210包围。第一导体迹线210可以包括延伸部，其部分地在每个第一组的第一类型的开关器件HSnx的两个子列之间延伸。第三导体迹线212可以部分地在每个第二组的第二类型的开关器件LSmy的两个子列之间延伸。以这种方式，可以提供短接合线以将第一类型的开关器件HSnx电耦合至第一导体迹线210，并且将第二类型的开关器件LSmy电连接至第三导体迹线212。去往第一端子DC+(经由未在图12中具体示出的垂直延伸部和第一导电板)的连接和去往第三端子DC-(经由未在图12中具体示出的垂直延伸部和第二导电板)的连接可以在第一组的行和第二组的行之间被提供在功率半导体模块的中央部分中。
图12所示的装置也是高度对称的。电气连接(例如接合线)可能很短。电势可以分别经由第二导体迹线212和第三导体迹线214朝向开关器件HSnx、LSmy分布。与已知的装置相比，所述装置中的电感和欧姆损耗减小。
在附图中，仅示出了理解本发明所必需的元件。然而，例如，根据上述示例的布置还可以包括附加的元件，例如附加的导体轨道或附加的半导体器件。

Claims (13)

1.一种半导体装置，包括：
在第一端子(DC+)和第二端子(AC)之间并联电耦合的至少两个第一类型的开关器件(HSn)；以及
在所述第二端子(AC)和第三端子(DC-)之间并联电耦合的至少两个第二类型的开关器件(LSm)，其中
所述第一类型的开关器件(HSn)和所述第二类型的开关器件(LSm)布置在功率半导体模块中，所述功率半导体模块包括第一纵向侧和第二纵向侧(L1，L2)以及第一窄侧和第二窄侧(B1，B2)，并且
所述第一类型的开关器件(HSn)和所述第二类型的开关器件(LSm)在平行于所述第一纵向侧和所述第二纵向侧(L1，L2)的第一水平方向(x)上延伸的至少一行中彼此靠近布置，使得在所述至少一行中的每行内，不超过两个相同类型的开关器件被直接连续布置，
其中，所述半导体装置包括至少一个对称轴(S1)，所述对称轴(S1)平行于所述窄侧(B1，B2)并且垂直于所述第一纵向侧和所述第二纵向侧(L1，L2)延伸。
2.根据权利要求1所述的半导体装置，其中，在每一行内的所述第一类型的开关器件(HSn)和所述第二类型的开关器件(LSm)被布置为使得除了相应行的两个最外面的开关器件之外，每个开关器件具有一个相同类型的相邻开关器件和一个相反类型的相邻开关器件。
3.根据权利要求1或2所述的半导体装置，其中，
第一端子(DC+)被配置为可操作地耦合到第一电势，其中，所述第一电势是正电势；
第三端子(DC-)被配置为可操作地耦合到第二电势，其中，所述第二电势是负电势；并且
所述第二端子(AC)被配置为耦合至负载。
4.根据权利要求1或2所述的半导体装置，其中，
所述第一端子(DC+)和所述第三端子(DC-)被布置在所述第一窄侧(B1)，并且
所述第二端子(AC)被布置在所述第二窄侧(B2)。
5.根据权利要求1或2所述的半导体装置，
其中，所述至少两个第二类型的开关器件(LSm)设置在第一导体迹线(210)上，
其中，所述第一导体迹线(210)设置在载体(10)上，并且具有梳状结构，所述梳状结构包括平行于所述纵向侧(L1，L2)延伸的基部和垂直于所述基部并且平行于所述窄侧(B1，B2)延伸的多个垂直部，并且
其中，所述第二端子(AC)机械和电气地耦合到所述第一导体迹线(210)的垂直部的最外面，使得所述第一导体迹线(210)电耦合在所述第二端子(AC)和所述至少两个第二类型的开关器件(LSm)之间。
6.根据前述权利要求5所述的半导体装置，其中，
所述第一端子(DC+)耦合到第一导电板(310)，所述第一导电板(310)在垂直方向(y)上在所述载体(10)上方并平行于所述载体(10)延伸，并且
所述第三端子(DC-)耦合到第二导电板(312)，所述第二导电板(312)在所述垂直方向(y)上在所述载体(10)上方并平行于所述载体(10)和所述第一导电板(310)延伸。
7.根据权利要求6所述的半导体装置，其中
所述第一导电板(310)包括多个第一垂直延伸部，所述第一垂直延伸部被配置为将所述第一导电板(310)机械地和电气地耦合到多个第二导体迹线(214)；并且
所述至少两个第一类型的开关器件(HSn)中的每一个设置在所述第二导体迹线(214)之一上。
8.根据权利要求6或7所述的半导体装置，其中
所述第二导电板(312)包括多个第二垂直延伸部，所述第二垂直延伸部被配置为将所述第二导电板(312)机械地和电气地耦合到多个第三导体迹线(212)。
9.根据权利要求8所述的半导体装置，还包括以下至少之一：
第一多条接合线，其被配置为将所述至少两个第一类型的开关器件(HSn)电耦合至所述第一导体迹线(210)；以及
第二多条接合线，其被配置为将所述至少两个第二类型的开关器件(LSm)中的每一个电耦合至所述第三导体迹线(212)中的一个。
10.根据权利要求1或2所述的半导体装置，还包括
多个第一二极管(D1n)，其中，所述多个第一二极管(D1n)中的一个与所述至少两个第一类型的开关器件(HSn)中的每个并联电耦合；以及
多个第二二极管(D2m)，其中，所述多个第二二极管(D2m)中的一个与所述至少两个第二类型的开关器件(LSm)中的每个并联电耦合，其中
所述第一二极管(D1n)和所述第二二极管(D2m)都在沿所述纵向侧中的第二个(L2)的一行中彼此靠近布置，以使得在平行于所述第一窄侧和所述第二窄侧的第二水平方向(z)上，所述第一二极管(D1n)中的每个被布置为与所述第一类型的开关器件(HSn)中的一个相邻，并且所述第二二极管(D2m)中的每个被布置为与所述第二类型的开关器件(LSm)中的一个相邻。
11.根据权利要求1或2所述的半导体装置，其中，所述至少两个第一类型的开关器件(HSn)中的每个包括IGBT或MOSFET，并且所述至少两个第二类型的开关器件(LSm)中的每个包括IGBT或MOSFET。
12.一种半导体装置，包括：
至少两个第一类型的开关器件(HSn)，其并联电耦合在第一端子(DC+)和第二端子(AC)之间，其中，多个第一二极管(D1n)中的一个并联电耦合到所述至少两个第一类型的开关器件(HSn)中的每个；以及
至少两个第二类型的开关器件(LSm)，其并联电耦合在所述第二端子(AC)和第三端子(DC-)之间，其中，多个第二二极管(D2m)中的一个并联电耦合到所述至少两个第二类型的开关器件(LSm)中的每个，其中
所述第一类型的开关器件(HSn)和所述第二类型的开关器件(LSm)布置在功率半导体模块中，所述功率半导体模块包括第一纵向侧和第二纵向侧(L1，L2)以及第一窄侧和第二窄侧(B1，B2)，
所述第一类型的开关器件(HSn)和所述第一二极管(D1n)都在沿所述纵向侧中的第一个(L1)的一行中交替布置，
所述第二类型的开关器件(LSm)和所述第二二极管(D2m)都在沿所述第二纵向侧(L2)的另一行中交替布置；并且
所述半导体装置包括垂直于所述第一窄侧和所述第二窄侧(B1，B2)延伸的对称轴(S2)。
13.一种半导体装置，包括：
至少两个第一类型的开关器件(HSnx)，其并联电耦合在第一端子(DC+)和第二端子(AC)之间；以及
至少两个第二类型的开关器件(LSmy)，其并联电耦合在所述第二端子(AC)和第三端子(DC-)之间，其中
所述第一类型的开关器件(HSnx)和所述第二类型的开关器件(LSmy)布置在功率半导体模块中，所述功率半导体模块包括第一纵向侧和第二纵向侧(L1，L2)以及第一窄侧和第二窄侧(B1，B2)，
所述第一类型的开关器件(HSnx)布置在多个第一组中，每个所述第一组包括布置在两个子列中的至少两个所述第一类型的开关器件(HSnx)，
所述第二类型的开关器件(LSny)布置在多个第二组中，每个所述第二组包括布置在两个子列中的至少两个所述第二类型的开关器件(LSny)，
所述多个第一组被布置在沿所述纵向侧中的第一个(L1)的一行中，
所述多个第二组被布置在沿所述纵向侧中的第二个(L2)的一行中，并且
所述半导体装置包括垂直于所述第一纵向侧和所述第二纵向侧(L1，L2)延伸的对称轴。
CN202010076601.6A 2019-01-30 2020-01-23 半导体装置 Active CN111509996B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP19154622.5 2019-01-30
EP19154622.5A EP3690939A1 (en) 2019-01-30 2019-01-30 Semiconductor arrangements

Publications (2)

Publication Number Publication Date
CN111509996A CN111509996A (zh) 2020-08-07
CN111509996B true CN111509996B (zh) 2023-09-05

Family

ID=65275954

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010076601.6A Active CN111509996B (zh) 2019-01-30 2020-01-23 半导体装置

Country Status (3)

Country Link
US (2) US11315906B2 (zh)
EP (1) EP3690939A1 (zh)
CN (1) CN111509996B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6740959B2 (ja) * 2017-05-17 2020-08-19 株式会社オートネットワーク技術研究所 回路装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2305125A1 (en) * 1999-04-16 2000-10-16 Patent-Treuhand-Gesellschaft Fuer Elektrische Gluehlampen Mbh Circuit arrangement with half-bridge
JP2007012721A (ja) * 2005-06-28 2007-01-18 Honda Motor Co Ltd パワー半導体モジュール
CN101355322A (zh) * 2008-09-05 2009-01-28 南京航空航天大学 半周期工作的单电感双降压式半桥逆变器及其控制方法
DE102015101086A1 (de) * 2015-01-26 2015-04-23 Infineon Technologies Ag Leistungshalbleitermodulanordnung
CN107819033A (zh) * 2016-09-14 2018-03-20 英飞凌科技股份有限公司 具有dV/dt可控性的功率半导体装置
WO2018202620A1 (en) * 2017-05-02 2018-11-08 Abb Schweiz Ag Half-bridge module with coaxial arrangement of the dc terminals
DE102017207564A1 (de) * 2017-05-05 2018-11-08 Robert Bosch Gmbh Halbleitermodul

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7505294B2 (en) * 2003-05-16 2009-03-17 Continental Automotive Systems Us, Inc. Tri-level inverter
JP4600159B2 (ja) * 2005-06-01 2010-12-15 三菱電機株式会社 ３レベル電力変換装置
JP5444142B2 (ja) * 2010-07-06 2014-03-19 株式会社日立製作所 電力変換器、及びこれを用いたモータ駆動装置
JP5790039B2 (ja) * 2010-07-23 2015-10-07 富士電機株式会社 半導体装置
JP5460653B2 (ja) * 2011-07-14 2014-04-02 本田技研工業株式会社 半導体装置
EP2858110B1 (en) * 2012-06-01 2020-04-08 Panasonic Intellectual Property Management Co., Ltd. Power semiconductor device
JP6501360B2 (ja) * 2014-08-22 2019-04-17 日本電産株式会社 モジュール、そのモジュールを用いた電力変換装置及びモータ
US9954462B2 (en) * 2016-06-30 2018-04-24 Sunpower Corporation Converter topologies and control
JP6676497B2 (ja) * 2016-08-01 2020-04-08 マレリ株式会社 パワーモジュール
JP6852445B2 (ja) * 2017-02-16 2021-03-31 富士電機株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2305125A1 (en) * 1999-04-16 2000-10-16 Patent-Treuhand-Gesellschaft Fuer Elektrische Gluehlampen Mbh Circuit arrangement with half-bridge
JP2007012721A (ja) * 2005-06-28 2007-01-18 Honda Motor Co Ltd パワー半導体モジュール
CN101355322A (zh) * 2008-09-05 2009-01-28 南京航空航天大学 半周期工作的单电感双降压式半桥逆变器及其控制方法
DE102015101086A1 (de) * 2015-01-26 2015-04-23 Infineon Technologies Ag Leistungshalbleitermodulanordnung
CN107819033A (zh) * 2016-09-14 2018-03-20 英飞凌科技股份有限公司 具有dV/dt可控性的功率半导体装置
WO2018202620A1 (en) * 2017-05-02 2018-11-08 Abb Schweiz Ag Half-bridge module with coaxial arrangement of the dc terminals
DE102017207564A1 (de) * 2017-05-05 2018-11-08 Robert Bosch Gmbh Halbleitermodul

Also Published As

Publication number Publication date
US20220173078A1 (en) 2022-06-02
CN111509996A (zh) 2020-08-07
US20200243489A1 (en) 2020-07-30
US11973065B2 (en) 2024-04-30
US11315906B2 (en) 2022-04-26
EP3690939A1 (en) 2020-08-05

Similar Documents

Publication Publication Date Title
US9659912B2 (en) Low-inductance circuit arrangement comprising load current collecting conductor track
US9106124B2 (en) Low-inductance power semiconductor assembly
US9899328B2 (en) Power semiconductor module
US11171122B2 (en) Semiconductor device
US10903158B2 (en) Semiconductor arrangement having a circuit board with a patterned metallization layer
US20230187431A1 (en) Semiconductor module
CN111952290A (zh) 半导体模块
JP2007053371A (ja) ライン要素を備えたパワー半導体モジュール
US11973065B2 (en) Semiconductor arrangements
US11133303B2 (en) Semiconductor device and semiconductor arrangement comprising semiconductor devices
US11362080B2 (en) Semiconductor arrangement
US11107739B2 (en) Power semiconductor module arrangement
EP3396839B1 (en) Semiconductor arrangement with controllable semiconductor elements
US8901671B2 (en) Scalable construction for lateral semiconductor components having high current-carrying capacity
EP4261878A1 (en) Multi-chip device with gate redistribution structure
US20230343715A1 (en) Electrical contact arrangement, power semiconductor module, method for manufacturing an electrical contact arrangement and method for manufacturing a power semiconductor module
US20240006330A1 (en) High-symmetrical semiconductor arrangement
US20230170292A1 (en) Semiconductor device
JP2008054495A (ja) 電流印加されたパワー回路のための低インダクタンスのパワー半導体モジュール

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant