CN111477157B - 显示驱动电路 - Google Patents

Abstract

本申请提供一种显示驱动电路，所述显示驱动电路包括多级驱动单元，每级所述驱动单元包括上拉控制单元和上拉单元，所述上拉单元电性连接第二高压信号输入端，使所述第二高压信号输入端输入的高电压信号通过上拉单元直接传输至级联信号输出端，进而使所述显示驱动电路输出高电压的驱动信号，同时使所述显示驱动电路内部的薄膜晶体管的栅极保持较低电压，避免了薄膜晶体管内部应力的增大，使显示驱动电路的驱动能力和驱动稳定性得到显著提升。

Description

显示驱动电路

技术领域

本申请涉及显示技术领域，尤其涉及一种显示驱动电路。

背景技术

GOA(Gate Driver on Array)技术，即阵列基板行驱动技术，是将扫描驱动电路直接制作在阵列基板上，从而节省了通过集成芯片单独设置扫描驱动电路的空间，有利于实现显示器的窄边框设计，且减少了集成芯片的焊接工序。因此，GOA技术在显示面板领域的应用越来越广泛。

基于GOA技术的显示驱动电路需要为显示面板的整行显示单元提供扫描信号，因此需要每一个GOA单元输出的驱动信号必须足够强，才能保证整行的显示单元同时被点亮。而目前显示面板的主流发展趋势朝着大尺寸、高频、高分辨率的方向进行，这类显示面板对于显示驱动信号的强度要求也更高。现有技术提高GOA电路驱动能力的方法是提高GOA电路内部的薄膜晶体管的栅极和源极的电压差，进而提高GOA单元输出的驱动信号的强度。但是提高薄膜晶体管栅极和源极的电压差会导致薄膜晶体管内部应力增大，不利于GOA电路的稳定工作，严重的会导致GOA电路失效，并且会造成显示面板功耗增大。

发明内容

基于上述现有技术中的不足，本申请提供一种显示驱动电路，在所述显示驱动电路的每一级驱动单元中设置第二高压信号输入端，所述第二高压信号输入端输入的高电压信号通过上拉单元直接传输至级联信号输出端，从而使所述显示驱动电路输出高电压的驱动信号。

本申请提供的显示驱动电路，包括多级驱动单元，每级所述驱动单元包括：

上拉控制单元，与第一控制信号输入端、第一级联信号输入端、低压信号输入端、第一高压信号输入端、第一时钟信号输入端及第一节点电性连接，用于在所述第一级联信号输入端和所述第一高压信号输入端输入的信号控制下，将所述第一控制信号输入端、所述低压信号输入端和所述第一时钟信号输入端输入的组合信号传输至所述第一节点；

上拉单元，与第二高压信号输入端、所述第一节点及级联信号输出端电性连接，用于在所述第一节点的信号控制下，将所述第二高压信号输入端输入的信号传输至所述级联信号输出端；

其中，所述第二高压信号输入端输入的电压大于所述第一高压信号输入端输入的电压。

根据本申请一实施例，所述上拉控制单元包括第一晶体管、第二晶体管、第一电容和第二电容，所述第一晶体管的栅极、源极和漏极分别电性连接所述第一级联信号输入端、所述第一控制信号输入端和第二节点，所述第二晶体管的栅极、源极和漏极分别电性连接所述第一高压信号输入端、所述第二节点和所述第一节点，所述第一电容的两端分别电性连接所述低压信号输入端和所述第二节点，所述第二电容的两端分别电性连接所述第一时钟信号输入端和所述第一节点。

根据本申请一实施例，所述上拉单元包括第三晶体管，所述第三晶体管的栅极、源极和漏极分别电性连接所述第一节点、所述第二高压信号输入端和所述级联信号输出端。

根据本申请一实施例，每级所述驱动单元还包括：

下拉控制单元，与所述第一控制信号输入端、第二时钟信号输入端、第三时钟信号输入端、第二控制信号输入端、所述第一高压信号输入端、所述低压信号输入端、第二级联信号输入端及第三节点电性连接，用于在所述第一控制信号输入端、所述第二时钟信号输入端、所述第三时钟信号输入端、所述第二控制信号输入端和所述第二级联信号输入端输入的信号的共同控制下，将所述第一高压信号输入端和/或所述低压信号输入端输入的信号传输至所述第三节点；

跳变控制单元，与所述第三节点、所述低压信号输入端、第一跳变信号输入端、第二跳变信号输入端及所述级联信号输出端电性连接，用于在所述第一跳变信号输入端和所述第二跳变信号输入端输入的信号控制下，将所述低压信号输入端输入的信号传输至所述第三节点和/或所述级联信号输出端；

下拉单元，与所述第三节点、所述低压信号输入端和所述级联信号输出端电性连接，用于在所述第三节点的信号控制下将所述低压信号输入端输入的信号传输至所述级联信号输出端。

根据本申请一实施例，所述下拉控制单元包括第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第三电容，所述第四晶体管的栅极和源极分别电性连接所述第一控制信号输入端、所述第二时钟信号输入端，所述第四晶体管的漏极与所述第五晶体管的漏极及所述第六晶体管的栅极电性连接，所述第五晶体管的栅极和源极分别电性连接所述第二控制信号输入端和所述第三时钟信号输入端，所述第六晶体管的源极和漏极分别电性连接第一高压信号输入端和所述第三节点，所述第七晶体管的栅极和源极分别电性连接所述第二级联信号输入端和所述第二控制信号输入端，所述第七晶体管的漏极与所述第八晶体管的栅极电性连接，所述第八晶体管的源极和漏极分别电性连接所述低压信号输入端和所述第三节点，所述第九晶体管的栅极和源极分别电性连接所述第三节点和所述低压信号输入端，所述第三电容的两端分别电性连接所述低压信号输入端和所述第三节点。

根据本申请一实施例，所述跳变控制单元包括第十晶体管、第十一晶体管和第十二晶体管，所述第十晶体管的栅极、源极和所述第十一晶体管的栅极电性连接至所述第一跳变信号输入端，所述第十晶体管的漏极与所述级联信号输出端电性连接，所述第十一晶体管的源极和漏极分别电性连接所述低压信号输入端和所述第三节点，所述第十二晶体管栅极、源极和漏极分别电性连接所述第二跳变信号输入端、所述低压信号输入端和所述级联信号输出端。

根据本申请一实施例，所述下拉单元包括第十三晶体管，所述第十三晶体管的栅极、源极和漏极分别电性连接所述第三节点、所述低压信号输入端和所述级联信号输出端。

根据本申请一实施例，第n级所述驱动单元的所述第一级联信号输入端电性连接至第n-2级所述驱动单元的所述级联信号输出端，第n级所述驱动单元的所述第二级联信号输入端电性连接至第n+2级所述驱动单元的所述级联信号输出端；其中，n为大于2的整数。

根据本申请一实施例，所述显示驱动电路连接四条时钟信号线，分别是第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；

第k+4i级所述驱动单元的所述第一时钟信号输入端、所述第二时钟信号输入端和所述第三时钟信号输入端分别电性连接至所述第一时钟信号线、所述第二时钟信号线和所述第四时钟信号线；

第k+4i+1级所述驱动单元的所述第一时钟信号输入端、所述第二时钟信号输入端和所述第三时钟信号输入端分别电性连接至所述第二时钟信号线、所述第三时钟信号线和所述第一时钟信号线；

第k+4i+2级所述驱动单元的所述第一时钟信号输入端、所述第二时钟信号输入端和所述第三时钟信号输入端分别电性连接至所述第三时钟信号线、所述第四时钟信号线和所述第二时钟信号线；

第k+4i+3级所述驱动单元的所述第一时钟信号输入端、所述第二时钟信号输入端和所述第三时钟信号输入端分别电性连接至所述第四时钟信号线、所述第一时钟信号线和所述第三时钟信号线；

其中，k为大于或等于1的整数，i为大于或等于0的整数。

根据本申请一实施例，所述显示驱动电路包括N级所述驱动单元；

所述第一控制信号输入端输入高电压，所述第二控制信号输入端输入低电压，第一级所述驱动单元至第N级所述驱动单元依次输出级联信号；或

所述第一控制信号输入端输入低电压，所述第二控制信号输入端输入高电压，第N级所述驱动单元至第一级所述驱动单元依次输出级联信号；

其中，N为大于或等于1的整数。

本申请的有益效果是：本申请提供的显示驱动电路包括多级驱动单元，通过在每一级所述驱动单元中单独设置第二高压信号输入端，使所述第二高压信号输入端输入的高电压信号通过上拉单元直接传输至级联信号输出端，进而使所述显示驱动电路输出高电压的驱动信号，同时使所述显示驱动电路内部的薄膜晶体管的栅极保持较低电压，避免了薄膜晶体管内部应力的增大，使显示驱动电路的驱动能力和驱动稳定性得到显著提升。

附图说明

为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的显示驱动电路中的单一级驱动单元的电路结构示意图；

图2是本申请实施例提供的显示驱动电路的级联关系示意图；

图3是本申请实施例提供的显示驱动电路的输入/输出时序图。

具体实施方式

以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。

本申请实施例提供一种显示驱动电路，该显示驱动电路包括多级驱动单元，每一级所述驱动单元中均单独设置第二高压信号输入端，所述第二高压信号输入端输入的高电压信号通过上拉单元直接传输至级联信号输出端，从而使所述显示驱动电路输出高电压的驱动信号；同时，由于所述第二高压信号输入端输入的高电压信号不直接作用于所述显示驱动电路内部的薄膜晶体管栅极上，因此避免了薄膜晶体管内部应力的增大；上述技术设计使显示驱动电路的驱动能力和驱动稳定性得到显著提升。

图1是本申请实施例提供的显示驱动电路中的单一级驱动单元的电路结构示意图，参考图1所示。本申请实施例提供的显示驱动电路显包括多级所述驱动单元，每一级所述驱动单元的电路结构均如图1所示。每级所述驱动单元包括上拉控制单元10、上拉单元20、下拉控制单元30、跳变控制单元40和下拉单元50。需要说明的是，所述显示驱动单元中的各个单元模块之间存在电性连接，每一个所述单元模块具有其特定的功能，同时又与其它单元模块协同工作。

所述上拉控制单元10与第一控制信号输入端101、第一级联信号输入端102、低压信号输入端104、第一高压信号输入端103、第一时钟信号输入端106及第一节点Q电性连接。所述上拉控制单元10用于在所述第一级联信号输入端102和所述第一高压信号输入端103输入的信号控制下，将所述第一控制信号输入端101、所述低压信号输入端104和所述第一时钟信号输入端106输入的组合信号传输至所述第一节点。需要说明的是，所谓“所述第一控制信号输入端101、所述低压信号输入端104和所述第一时钟信号输入端106输入的组合信号”是指：所述第一控制信号输入端101输入的信号、所述低压信号输入端104输入的信号以及所述第一时钟信号输入端106输入的信号，三者相叠加而形成的信号。

可选地，所述上拉控制单元10包括第一晶体管T1、第二晶体管T2、第一电容C1和第二电容C2；其中，所述第一晶体管T1的栅极、源极和漏极分别电性连接所述第一级联信号输入端102、所述第一控制信号输入端101和第二节点R；所述第二晶体管T2的栅极、源极和漏极分别电性连接所述第一高压信号输入端103、所述第二节点R和所述第一节点Q；所述第一电容C1的两端分别电性连接所述低压信号输入端104和所述第二节点R；所述第二电容C2的两端分别电性连接所述第一时钟信号输入端106和所述第一节点Q。

需要说明的是，本申请实施例提供的显示驱动电路中使用的晶体管可以是n型晶体管，也可以是p型晶体管。为了便于理解本申请，在本实施例中均以n型晶体管为例进行说明。应当理解的是，对于n型晶体管，当晶体管的栅极为高电压时，晶体管的源极与漏极导通，晶体管打开，反之晶体管关闭；对于p型晶体管，当晶体管的栅极为低电压时，晶体管的源极与漏极导通，晶体管打开，反之晶体管关闭。

所述上拉单元20与第二高压信号输入端105、所述第一节点Q及级联信号输出端113电性连接。所述上拉单元20用于在所述第一节点Q的信号控制下，将所述第二高压信号输入端105输入的信号传输至所述级联信号输出端113。其中，所述第二高压信号输入端105输入的电压信号为高电压，具体地，所述第二高压信号输入端105输入的电压大于所述第一高压信号输入端103输入的电压。应当理解的是，所述第二高压信号输入端105输入的高电压信号通过所述上拉单元20直接传输至所述级联信号输出端113，并通过所述级联信号输出端113传递至显示面板的各个显示单元中；由于所述第二高压信号输入端105输入的电压信号更高，所述显示面板中的整行显示单元更容易被同时点亮。

可选地，所述上拉单元20包括第三晶体管T3，所述第三晶体管T3的栅极、源极和漏极分别电性连接所述第一节点Q、所述第二高压信号输入端105和所述级联信号输出端113。应当理解的是，所述第三晶体管T3可以在所述第一节点Q的电压作用下，控制所述第二高压信号输入端105和所述级联信号输出端113之间的导通状态。

所述下拉控制单元30与所述第一控制信号输入端101、第二时钟信号输入端107、第三时钟信号输入端108、第二控制信号输入端109、所述第一高压信号输入端103、所述低压信号输入端104、第二级联信号输入端110及第三节点P电性连接。所述下拉控制单元30用于在所述第一控制信号输入端101、所述第二时钟信号输入端107、所述第三时钟信号输入端108、所述第二控制信号输入端109和所述第二级联信号输入端110输入的信号的共同控制下，将所述第一高压信号输入端103和/或所述低压信号输入端104输入的信号传输至所述第三节点P。应当理解的是，通过上述电路结构设计，可以保证所述第三节点P的电压信号维持在所述第一高压信号输入端103输入的电压信号与所述低压信号输入端104输入的电压信号之间。

可选地，所述下拉控制单元30包括第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第三电容C3；其中，所述第四晶体管T4的栅极和源极分别电性连接所述第一控制信号输入端101、所述第二时钟信号输入端107，所述第四晶体管T4的漏极与所述第五晶体管T5的漏极及所述第六晶体管T6的栅极电性连接，所述第五晶体管T5的栅极和源极分别电性连接所述第二控制信号输入端109和所述第三时钟信号输入端108，所述第六晶体管T6的源极和漏极分别电性连接第一高压信号输入端103和所述第三节点P，所述第七晶体管T7的栅极和源极分别电性连接所述第二级联信号输入端110和所述第二控制信号输入端109，所述第七晶体管T7的漏极与所述第二节点R及所述第八晶体管T8的栅极电性连接，所述第八晶体管T8的源极和漏极分别电性连接所述低压信号输入端104和所述第三节点P，所述第九晶体管T9的栅极、源极和漏极分别电性连接所述第三节点P、所述低压信号输入端104和所述第二节点R，所述第三电容C3的两端分别电性连接所述低压信号输入端104和所述第三节点P。应当理解的是，所述第三节点P的最高电压为所述第一高压信号输入端103输入的电压，该电压值低于所述第二高压信号输入端105输入的电压值，因此所述第九晶体管T9的栅极和源极之间的电压差不至于过大而产生过大应力，有利于其性能的稳定。

所述跳变控制单元40与所述第三节点P、所述低压信号输入端104、第一跳变信号输入端111、第二跳变信号输入端112及所述级联信号输出端113电性连接。所述跳变控制单元40用于在所述第一跳变信号输入端111和所述第二跳变信号输入端112输入的信号控制下，将所述低压信号输入端112输入的信号传输至所述第三节点P和/或所述级联信号输出端113。需要说明的是，所述跳变控制单元40用于显示面板由正常显示模式转变为触控模式时，使所述级联信号输出端113输出低电压信号，例如，当显示面板由正常显示模式转变为触控模式时，所述第一跳变信号输入端111输入低电压，所述第二跳变信号输入端112输入高电压，所述低压信号输入端104输入的低电压信号经所述跳变控制单元40传输至所述级联信号输出端113，从而向显示面板传输低电压信号。

可选地，所述跳变控制单元40包括第十晶体管T10、第十一晶体管T11和第十二晶体管T12。其中，所述第十晶体管T10的栅极、源极和所述第十一晶体管T11的栅极电性连接至所述第一跳变信号输入端111，所述第十晶体管T10的漏极与所述级联信号输出端113电性连接，所述第十一晶体管T11的源极和漏极分别电性连接所述低压信号输入端104和所述第三节点P，所述第十二晶体管T12栅极、源极和漏极分别电性连接所述第二跳变信号输入端112、所述低压信号输入端104和所述级联信号输出端113。

所述下拉单元50与所述第三节点P、所述低压信号输入端104和所述级联信号输出端113电性连接。所述下拉单元50用于在所述第三节点P的信号控制下将所述低压信号输入端104输入的信号传输至所述级联信号输出端113，使所述级联信号输出端113向显示面板传输低电压信号。

可选地，所述下拉单元50包括第十三晶体管T13，所述第十三晶体管T13的栅极、源极和漏极分别电性连接所述第三节点P、所述低压信号输入端104和所述级联信号输出端113。

如图2所示，是本申请实施例提供的显示驱动电路的级联关系示意图。第n级所述驱动单元U(n)的所述第一级联信号输入端102电性连接至第n-2级所述驱动单元U(n-2)的所述级联信号输出端113，第n级所述驱动单元U(n)的所述第二级联信号输入端110电性连接至第n+2级所述驱动单元U(n+2)的所述级联信号输出端113；第n级所述驱动单元U(n)的所述级联信号输出端113输出级联信号G(n)；其中，n为大于2的整数。需要说明的是，第1级所述驱动单元的所述第一级联信号输入端102，以及第2级所述驱动单元的所述第一级联信号输入端102分别电性连接至触发信号线，通过所述触发信号线使所述显示驱动电路被整体触发。

可选地，所述显示驱动电路连接四条时钟信号线，分别是第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3和第四时钟信号线CK4。具体地，第k+4i级所述驱动单元的所述第一时钟信号输入端106、所述第二时钟信号输入端107和所述第三时钟信号输入端108分别电性连接至所述第一时钟信号线CK1、所述第二时钟信号线CK2和所述第四时钟信号线CK4，与之对应的是图2中所示的第n级所述驱动单元U(n)的时钟信号输入端与时钟信号线的连接关系；第k+4i+1级所述驱动单元的所述第一时钟信号输入端106、所述第二时钟信号输入端107和所述第三时钟信号输入端108分别电性连接至所述第二时钟信号线CK2、所述第三时钟信号线CK3和所述第一时钟信号线CK1，与之对应的是图2中所示的第n+1级所述驱动单元U(n+1)的时钟信号输入端与时钟信号线的连接关系；第k+4i+2级所述驱动单元的所述第一时钟信号输入端106、所述第二时钟信号输入端107和所述第三时钟信号输入端108分别电性连接至所述第三时钟信号线CK3、所述第四时钟信号线CK4和所述第二时钟信号线CK2，与之对应的是图2中所示的第n+2级所述驱动单元U(n+2)的时钟信号输入端与时钟信号线的连接关系；第k+4i+3级所述驱动单元的所述第一时钟信号输入端106、所述第二时钟信号输入端107和所述第三时钟信号输入端108分别电性连接至所述第四时钟信号线CK4、所述第一时钟信号线CK1和所述第三时钟信号线CK3，与之对应的是图2中所示的第n-1级所述驱动单元U(n-1)的时钟信号输入端与时钟信号线的连接关系；其中，k为大于或等于1的整数，i为大于或等于0的整数。

可选地，所述显示驱动电路包括N级所述驱动单元；所述显示驱动电路可进行正向扫描，也可进行反向扫描。当所述第一控制信号输入端101输入高电压，所述第二控制信号输入端109输入低电压时，所述显示驱动电路正向扫描，即：第一级所述驱动单元至第N级所述驱动单元依次输出级联信号。当所述第一控制信号输入端101输入低电压，所述第二控制信号输入端109输入高电压，所述显示驱动电路反向扫描，即：第N级所述驱动单元至第一级所述驱动单元依次输出级联信号。其中，N为大于或等于1的整数。

下面结合图1至图3对本申请实施例提供的显示驱动电路的输入/输出时序进行说明，其中图3是本申请实施例提供的显示驱动电路的输入/输出时序图。

以第n级所述驱动单元为例进行说明，并且所述第一控制信号输入端101输入高电压，所述第二控制信号输入端109输入低电压：

在t1时间段，第n-2级所述驱动单元U(n-2)的所述级联信号输出端113输出的级联信号G(n-2)转变为高电压，所述第一晶体管T1、所述第二晶体管T2打开，所述第一控制信号输入端101输入的高电压信号传输至所述第一节点Q，使所述第一节点Q的电压提升，但此时所述第一节点Q点的电压不足以打开所述第三晶体管T3；所述第二节点R的电压同样被提升，所述第八晶体管T8打开，所述低压信号输入端104输入的电压信号传输至所述第三节点P，所述第三节点P的电压被拉低；所述第十三晶体管T13关闭，所述级联信号输出端113不能接受任何电压信号而无电压输出。

在t2时间段，所述第一晶体管T1关闭，所述第一时钟信号输入端106输入高电压，所述第二电容C2的作用下，所述第一节点Q的电压被二次提升，达到所述第三晶体管T3的开启电压，所述第三晶体管T3打开，所述第二高压信号输入端105输入的高电压信号传输至所述级联信号输出端113，因此第n所述驱动单元U(n)输出的级联信号G(n)为高电压信号；所述第二节点R为高电压，所述第八晶体管T8保持打开状态，所述第三节点P保持低电压状态，所述第十三晶体管T13关闭。所述级联信号输出端113输出高电压信号。

在t3时间段，所述第一时钟信号输入端106输入低电压，在所述第一电容C1和所述第二电容C2的共同作用下，所述第一节点Q和所述第二节点R的电压均被拉低，所述第三晶体管T3和所述第八晶体管T8均关闭；所述第二时钟信号输入端107输入高电压，所述第六晶体管T6打开，所述第一高压信号输入端103输入的高电压信号传输至所述第三节点P，使所述第三节点P的电压抬升，所述第十三晶体管T13打开，所述低压信号输入端104通过所述第十三晶体管T13将所述级联信号输出端113的电压拉低，所述级联信号输出端113无电压信号输出。

综上所述，本申请实施例提供的显示驱动电路包括多级驱动单元，每一级所述驱动单元中均单独设置第二高压信号输入端，所述第二高压信号输入端输入的高电压信号通过上拉单元直接传输至级联信号输出端，从而使所述显示驱动电路输出高电压的驱动信号；同时，由于所述第二高压信号输入端输入的高电压信号不直接作用于所述显示驱动电路内部的薄膜晶体管栅极上，因此避免了薄膜晶体管内部应力的增大，并且使显示驱动电路的驱动能力和驱动稳定性得到显著提升。

需要说明的是，虽然本申请以具体实施例揭露如上，但上述实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种显示驱动电路，其特征在于，包括多级驱动单元，每级所述驱动单元包括：

上拉控制单元，与第一控制信号输入端、第一级联信号输入端、低压信号输入端、第一高压信号输入端、第一时钟信号输入端及第一节点电性连接，用于在所述第一级联信号输入端和所述第一高压信号输入端输入的信号控制下，将所述第一控制信号输入端、所述低压信号输入端和所述第一时钟信号输入端输入的组合信号传输至所述第一节点；

上拉单元，与第二高压信号输入端、所述第一节点及级联信号输出端电性连接，用于在所述第一节点的信号控制下，将所述第二高压信号输入端输入的信号传输至所述级联信号输出端；

其中，所述第二高压信号输入端输入的电压大于所述第一高压信号输入端输入的电压。

2.根据权利要求1所述的显示驱动电路，其特征在于，所述上拉控制单元包括第一晶体管、第二晶体管、第一电容和第二电容，所述第一晶体管的栅极、源极和漏极分别电性连接所述第一级联信号输入端、所述第一控制信号输入端和第二节点，所述第二晶体管的栅极、源极和漏极分别电性连接所述第一高压信号输入端、所述第二节点和所述第一节点，所述第一电容的两端分别电性连接所述低压信号输入端和所述第二节点，所述第二电容的两端分别电性连接所述第一时钟信号输入端和所述第一节点。

3.根据权利要求2所述的显示驱动电路，其特征在于，所述上拉单元包括第三晶体管，所述第三晶体管的栅极、源极和漏极分别电性连接所述第一节点、所述第二高压信号输入端和所述级联信号输出端。

4.根据权利要求1所述的显示驱动电路，其特征在于，每级所述驱动单元还包括：

下拉控制单元，与所述第一控制信号输入端、第二时钟信号输入端、第三时钟信号输入端、第二控制信号输入端、所述第一高压信号输入端、所述低压信号输入端、第二级联信号输入端及第三节点电性连接，用于在所述第一控制信号输入端、所述第二时钟信号输入端、所述第三时钟信号输入端、所述第二控制信号输入端和所述第二级联信号输入端输入的信号的共同控制下，将所述第一高压信号输入端和/或所述低压信号输入端输入的信号传输至所述第三节点；

跳变控制单元，与所述第三节点、所述低压信号输入端、第一跳变信号输入端、第二跳变信号输入端及所述级联信号输出端电性连接，用于在所述第一跳变信号输入端和所述第二跳变信号输入端输入的信号控制下，将所述低压信号输入端输入的信号传输至所述第三节点和/或所述级联信号输出端；

下拉单元，与所述第三节点、所述低压信号输入端和所述级联信号输出端电性连接，用于在所述第三节点的信号控制下将所述低压信号输入端输入的信号传输至所述级联信号输出端。

5.根据权利要求4所述的显示驱动电路，其特征在于，所述下拉控制单元包括第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第三电容，所述第四晶体管的栅极和源极分别电性连接所述第一控制信号输入端、所述第二时钟信号输入端，所述第四晶体管的漏极与所述第五晶体管的漏极及所述第六晶体管的栅极电性连接，所述第五晶体管的栅极和源极分别电性连接所述第二控制信号输入端和所述第三时钟信号输入端，所述第六晶体管的源极和漏极分别电性连接第一高压信号输入端和所述第三节点，所述第七晶体管的栅极和源极分别电性连接所述第二级联信号输入端和所述第二控制信号输入端，所述第七晶体管的漏极与所述第八晶体管的栅极电性连接，所述第八晶体管的源极和漏极分别电性连接所述低压信号输入端和所述第三节点，所述第九晶体管的栅极和源极分别电性连接所述第三节点和所述低压信号输入端，所述第三电容的两端分别电性连接所述低压信号输入端和所述第三节点。

6.根据权利要求4所述的显示驱动电路，其特征在于，所述跳变控制单元包括第十晶体管、第十一晶体管和第十二晶体管，所述第十晶体管的栅极、源极和所述第十一晶体管的栅极电性连接至所述第一跳变信号输入端，所述第十晶体管的漏极与所述级联信号输出端电性连接，所述第十一晶体管的源极和漏极分别电性连接所述低压信号输入端和所述第三节点，所述第十二晶体管栅极、源极和漏极分别电性连接所述第二跳变信号输入端、所述低压信号输入端和所述级联信号输出端。

7.根据权利要求4所述的显示驱动电路，其特征在于，所述下拉单元包括第十三晶体管，所述第十三晶体管的栅极、源极和漏极分别电性连接所述第三节点、所述低压信号输入端和所述级联信号输出端。

8.根据权利要求4所述的显示驱动电路，其特征在于，第n级所述驱动单元的所述第一级联信号输入端电性连接至第n-2级所述驱动单元的所述级联信号输出端，第n级所述驱动单元的所述第二级联信号输入端电性连接至第n+2级所述驱动单元的所述级联信号输出端；其中，n为大于2的整数。

9.根据权利要求4所述的显示驱动电路，其特征在于，所述显示驱动电路连接四条时钟信号线，分别是第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；

第k+4i级所述驱动单元的所述第一时钟信号输入端、所述第二时钟信号输入端和所述第三时钟信号输入端分别电性连接至所述第一时钟信号线、所述第二时钟信号线和所述第四时钟信号线；

第k+4i+1级所述驱动单元的所述第一时钟信号输入端、所述第二时钟信号输入端和所述第三时钟信号输入端分别电性连接至所述第二时钟信号线、所述第三时钟信号线和所述第一时钟信号线；

第k+4i+2级所述驱动单元的所述第一时钟信号输入端、所述第二时钟信号输入端和所述第三时钟信号输入端分别电性连接至所述第三时钟信号线、所述第四时钟信号线和所述第二时钟信号线；

第k+4i+3级所述驱动单元的所述第一时钟信号输入端、所述第二时钟信号输入端和所述第三时钟信号输入端分别电性连接至所述第四时钟信号线、所述第一时钟信号线和所述第三时钟信号线；

其中，k为大于或等于1的整数，i为大于或等于0的整数。

10.根据权利要求4所述的显示驱动电路，其特征在于，所述显示驱动电路包括N级所述驱动单元；

所述第一控制信号输入端输入高电压，所述第二控制信号输入端输入低电压，第一级所述驱动单元至第N级所述驱动单元依次输出级联信号；或

所述第一控制信号输入端输入低电压，所述第二控制信号输入端输入高电压，第N级所述驱动单元至第一级所述驱动单元依次输出级联信号；

其中，N为大于或等于1的整数。

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