CN204946511U - 移位寄存器、栅极驱动电路、显示装置 - Google Patents

Abstract

本实用新型提供一种移位寄存器、栅极驱动电路、显示装置，属于栅极驱动技术领域，其可解决现有的栅极驱动电路的移位寄存器中延迟和功耗大的问题。实用新型的移位寄存器包括：输入模块，将上一级移位寄存器输出端的信号引入上拉节点；输出模块，根据上拉节点的电平，将第一时钟信号端的信号引入输出端；重置模块；在下一级移位寄存器输出端的信号的控制下，用关断信号端、第一信号端、第二信号端的信号重置上拉节点、输出端、第一下拉节点、第二下拉节点；定压模块，根据上拉节点的电平，将关断信号端的信号引入两下拉节点；保持模块，用于在第二时钟信号端的控制下，将第一信号端、第二信号端的信号分别引入两下拉节点。

Description

移位寄存器、栅极驱动电路、显示装置

技术领域

实用新型属于栅极驱动技术领域，具体涉及一种移位寄存器、栅极驱动电路、显示装置。

背景技术

阵列基板是显示装置(液晶显示装置，有机发光二极管显示装置等)的重要部件之一。阵列基板中包括多条栅线，这些栅线中要轮流通入导通信号。为驱动栅线，一种现有方法是使用栅极驱动电路(GOA)，即将用于驱动各栅线的电路制备在阵列基板中。栅极驱动电路通常由多个级联的移位寄存器组成，每个移位寄存器用于驱动一条栅线。

图1示出了一种现有的移位寄存器，其由多个晶体管、电容等组成。从图1中可见，移位寄存器的下拉节点PD的电平由第二时钟信号端CLKB通过晶体管M控制；且下拉节点PD又连接多个其他晶体管，这些晶体管均有一定的寄生电容、寄生电阻等，由此，当第二时钟信号端CLKB的信号要拉动下拉节点PD的电平变化(如由低到高)时，其需要产生较大的功耗，并由此产生较大延迟(delay)。尤其是多个移位寄存器的第二时钟信号端CLKB的信号通常是由同一个端口提供的，这样各移位寄存器的功耗相互叠加，导致最终第二时钟信号端CLKB的信号延迟严重，影响显示效果，并产生很大功耗，浪费能量。

实用新型内容

实用新型针对现有的栅极驱动电路的移位寄存器中延迟和功耗大的问题，提供一种可降低延迟和功耗的移位寄存器、栅极驱动电路、显示装置。

解决实用新型技术问题所采用的技术方案是一种移位寄存器，其包括上拉节点、第一下拉节点、第二下拉节点、第一时钟信号端、第二时钟信号端、第一信号端、第二信号端、关断信号端、输出端，以及：

输入模块，用于将上一级移位寄存器输出端的信号引入上拉节点；

输出模块，用于根据上拉节点的电平，将第一时钟信号端的信号引入输出端；

重置模块；用于在下一级移位寄存器输出端的信号的控制下，用关断信号端、第一信号端、第二信号端的信号重置上拉节点、输出端、第一下拉节点、第二下拉节点；

定压模块，用于根据上拉节点的电平，将关断信号端的信号引入第一下拉节点和第二下拉节点；

保持模块，用于在第二时钟信号端的控制下，将第一信号端、第二信号端的信号分别引入第一下拉节点，第二下拉节点，从而将关断信号端的信号引入上拉节点和输出端。

优选的是，所述输入模块包括：第一晶体管，其栅极和第一极连接上一级移位寄存器输出端，第二极连接上拉节点。

进一步优选的是，所述输出模块包括：第三晶体管，其栅极连接上拉节点，第一极连接第一时钟信号端，第二极连接输出端；存储电容，其第一极连接上拉节点，第二极连接输出端。

进一步优选的是，所述重置模块包括：第二晶体管，其栅极连接下一级移位寄存器输出端，第一极连接上拉节点，第二极连接关断信号端；第四晶体管，其栅极连接下一级移位寄存器输出端，第一极连接输出端，第二极连接关断信号端；第七晶体管，其栅极连接下一级移位寄存器输出端，第一极连接第一信号端，第二极连接第一下拉节点；第八晶体管，其栅极连接下一级移位寄存器输出端，第一极连接第二信号端，第二极连接第二下拉节点。

进一步优选的是，所述定压模块包括：第九晶体管，其栅极连接上拉节点，第一极连接第一下拉节点，第二极连接关断信号端；第十晶体管，其栅极连接上拉节点，第一极连接第二下拉节点，第二极连接关断信号端。

进一步优选的是，所述保持模块包括：第五晶体管，其栅极连接第二时钟信号端，第一极连接第一信号端，第二极连接第一下拉节点；第六晶体管，其栅极连接第二时钟信号端，第一极连接第二信号端，第二极连接第二下拉节点；第十一晶体管，其栅极连接第一下拉节点，第一极连接上拉节点，第二极连接关断信号端；第十二晶体管，其栅极连接第一下拉节点，第一极连接输出端，第二极连接关断信号端；第十三晶体管，其栅极连接第二下拉节点，第一极连接上拉节点，第二极连接关断信号端；第十四晶体管，其栅极连接第二下拉节点，第一极连接输出端，第二极连接关断信号端。

进一步优选的是，所述第九晶体管的寄生电阻小于第五晶体管的寄生电阻；所述第十晶体管的寄生电阻小于第六晶体管的寄生电阻。

进一步优选的是，所有所述晶体管均为N型晶体管。

进一步优选的是，所有所述晶体管均为P型晶体管。

解决实用新型技术问题所采用的技术方案是一种栅极驱动电路，其包括多个级联的上述移位寄存器。

解决实用新型技术问题所采用的技术方案是一种显示装置，包括阵列基板，且所述阵列基板包括上述栅极驱动电路。

实用新型的移位寄存器中，时钟信号所接的晶体管数量少，由此其延迟和能耗均低；且时钟信号并不直接控制各节点的电平，而是通过第一信号端、第二信号端等的稳定信号控制各节点的电平，由此时钟信号即使有延迟对显示效果的影响也小，可保证移位寄存器运行稳定，改善显示效果。

附图说明

图1为现有的一种移位寄存器的电路图；

图2为实用新型的实施例的一种移位寄存器的电路图；

图3为图2的移位寄存器的驱动时序图；

图4为实用新型的实施例的另一种移位寄存器的电路图；

图5为图4的移位寄存器的驱动时序图；

图6为实用新型的实施例的一种栅极驱动电路的局部结构框图；

其中，附图标记为：T1、第一晶体管；T2、第二晶体管；T3、第三晶体管；T4、第四晶体管；T5、第五晶体管；T6、第六晶体管；T7、第七晶体管；T8、第八晶体管；T9、第九晶体管；T10、第十晶体管；T11、第十一晶体管；T12、第十二晶体管；T13、第十三晶体管；T14、第十四晶体管；M、晶体管；C、存储电容；Output(N-1)、上一级移位寄存器输出端；Output(N+1)、下一级移位寄存器输出端；OutputN、输出端：Vdd1、第一信号端；Vdd2、第二信号端；Vss、关断信号端；CLK、第一时钟信号端；CLKB、第二时钟信号端；PU、上拉节点；PD1、第一下拉节点；PD2、第二下拉节点。

具体实施方式

为使本领域技术人员更好地理解实用新型的技术方案，下面结合附图和具体实施方式对实用新型作进一步详细描述。

实施例1：

如图2、图3所示，本实施例提供一种移位寄存器，其包括上拉节点PU、第一下拉节点PD1、第二下拉节点PD2、第一时钟信号端CLK、第二时钟信号端CLKB、第一信号端Vdd1、第二信号端Vdd2、关断信号端Vss、输出端OutputN，以及：

输入模块，用于将上一级移位寄存器输出端Output(N-1)的信号引入上拉节点PU；

输出模块，用于根据上拉节点PU的电平，将第一时钟信号端CLK的信号引入输出端OutputN；

重置模块；用于在下一级移位寄存器输出端Output(N+1)的信号的控制下，用关断信号端Vss、第一信号端Vdd1、第二信号端Vdd2的信号重置上拉节点PU、输出端OutputN、第一下拉节点PD1、第二下拉节点PD2；

定压模块，用于根据上拉节点PU的电平，将关断信号端Vss的信号引入第一下拉节点PD1和第二下拉节点PD2；

保持模块，用于在第二时钟信号端CLKB的控制下，将第一信号端Vdd1、第二信号端Vdd2的信号分别引入第一下拉节点PD1，第二下拉节点PD2，从而将关断信号端Vss的信号引入上拉节点PU和输出端OutputN。

本实施例的移位寄存器中，各时钟信号所接的晶体管数量少，由此其延迟和能耗均低；且时钟信号并不直接控制各节点的电平，而是通过第一信号端Vdd1、第二信号端Vdd2等的稳定的信号控制各节点的电平，由此时钟信号即使有延迟对显示效果的影响也小，可保证移位寄存器运行的稳定，改善显示效果。

优选的，输入模块包括：第一晶体管T1，其栅极和第一极连接上一级移位寄存器输出端Output(N-1)，第二极连接上拉节点PU。

更优选的，输出模块包括：第三晶体管T3，其栅极连接上拉节点PU，第一极连接第一时钟信号端CLK，第二极连接输出端OutputN；存储电容C，其第一极连接上拉节点PU，第二极连接输出端OutputN。

更优选的，重置模块包括：

第二晶体管T2，其栅极连接下一级移位寄存器输出端Output(N+1)，第一极连接上拉节点PU，第二极连接关断信号端Vss；

第四晶体管T4，其栅极连接下一级移位寄存器输出端Output(N+1)，第一极连接输出端OutputN，第二极连接关断信号端Vss；

第七晶体管T7，其栅极连接下一级移位寄存器输出端Output(N+1)，第一极连接第一信号端Vdd1，第二极连接第一下拉节点PD1；

第八晶体管T8，其栅极连接下一级移位寄存器输出端Output(N+1)，第一极连接第二信号端Vdd2，第二极连接第二下拉节点PD2。

更优选的，定压模块包括：

第九晶体管T9，其栅极连接上拉节点PU，第一极连接第一下拉节点PD1，第二极连接关断信号端Vss；

第十晶体管T10，其栅极连接上拉节点PU，第一极连接第二下拉节点PD2，第二极连接关断信号端Vss。

更优选的，保持模块包括：

第五晶体管T5，其栅极连接第二时钟信号端CLKB，第一极连接第一信号端Vdd1，第二极连接第一下拉节点PD1；

第六晶体管T6，其栅极连接第二时钟信号端CLKB，第一极连接第二信号端Vdd2，第二极连接第二下拉节点PD2；

第十一晶体管T11，其栅极连接第一下拉节点PD1，第一极连接上拉节点PU，第二极连接关断信号端Vss；

第十二晶体管T12，其栅极连接第一下拉节点PD1，第一极连接输出端OutputN，第二极连接关断信号端Vss；

第十三晶体管T13，其栅极连接第二下拉节点PD2，第一极连接上拉节点PU，第二极连接关断信号端Vss；

第十四晶体管T14，其栅极连接第二下拉节点PD2，第一极连接输出端OutputN，第二极连接关断信号端Vss。

更优选的，第九晶体管T9的寄生电阻小于第五晶体管T5的寄生电阻；第十晶体管T10的寄生电阻小于第六晶体管T6的寄生电阻。

更优选的，所有晶体管均为N型晶体管(如全部为N型薄膜晶体管)。

本实施例还提供一种上述移位寄存器驱动方法，其包括：

充电阶段：输入模块将上一级移位寄存器输出端Output(N-1)的信号引入上拉节点PU；

输出阶段：输出模块将第一时钟信号端CLK的信号引入输出端OutputN，使输出端OutputN输出导通信号；

重置阶段：重置模块重置用关断信号端Vss、第一信号端Vdd1、第二信号端Vdd2的信号重置上拉节点PU、输出端OutputN、第一下拉节点PD1、第二下拉节点PD2；

保持阶段：保持模块将关断信号端Vss的信号引入上拉节点PU和输出端OutputN，使输出端OutputN持续输出关断信号。

优选的，对于以上所有晶体管均为N型晶体管的移位寄存器，其中关断信号端Vss持续为低电平；而第一信号端Vdd1和第二信号端Vdd2中的一个为高电平，另一个为低电平。

也就是说，在本实施例中，关断信号端Vss必须一直续为低电平状态(因为N型晶体管在低电平时关断)；且在任意时刻，第一信号端Vdd1和第二信号端Vdd2必然是“一高一低”的状态。具体的，本实施例中线以第一信号端Vdd1一直为高电平，第二信号端Vdd2一直为低电平为例进行说明，而它们的其他情况将后续说明。

如图3所示，此时移位寄存器驱动方法具体包括：

S11充电阶段：第一时钟信号端CLK为低电平，第二时钟信号端CLKB为高电平，上一级移位寄存器输出端Output(N-1)为高电平，下一级移位寄存器输出端Output(N+1)为低电平。

本阶段中，下一级移位寄存器输出端Output(N+1)为低电平，故第二晶体管T2、第四晶体管T4、第七晶体管T7、第八晶体管T8均关断；由此上一级移位寄存器输出端Output(N-1)的高电平使第一晶体管T1导通，上拉节点PU变为高电平，进而使第三晶体管T3、第九晶体管T9、第十晶体管T10导通，并将存储电容C的第一极(左侧一极)置为高电平；而存储电容C的第二极(右侧一极)即为输出端OutputN，其被第一时钟信号端CLK的低电平经第三晶体管T3置为低电平，从而移位寄存器输出关断信号(低电平)，且存储电容C两端产生一定的电平差。

同时，由于第二时钟信号端CLKB为高电平，故第二信号端Vdd2的低电平经第六晶体管T6进入第二下拉节点PD2，且关断信号端Vss的低电平也经过第十晶体管T10被引入到第二下拉节点PD2，以稳定其低电平；而对于第一下拉节点PD1，其一端经过第五晶体管T5连接第一信号端Vdd1的高电平，另一端经第九晶体管T9连接关断信号端Vss的低电平，故此时其电平由第九晶体管T9和第五晶体管T5的分压决定，由于第九晶体管T9的寄生电阻比第五晶体管T5的寄生电阻小，故第九晶体管T9的分压小，第一下拉节点PD1更接近关断信号端Vss的电平，可被视为低电平。应当理解，当第一时钟信号端CLK为低电平而第二时钟信号端CLKB为高电平时，第二下拉节点PD2的状况与此类似，由第十晶体管T10和第六晶体管T6的分压决定，而由于第十晶体管T10的寄生电阻比第六晶体管T6的寄生电阻小，故该状态下第二下拉节点PD2也应为低电平。这样，第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14均关断，不对上拉节点PU造成影响，保证电路稳定。

S12输出阶段：第一时钟信号端CLK为高电平，第二时钟信号端CLKB为低电平，上一级移位寄存器输出端Output(N-1)为低电平，下一级移位寄存器输出端Output(N+1)为低电平。

本阶段中，上一级移位寄存器输出端Output(N-1)变为低电平，从而第一晶体管T1关断。而第二时钟信号端CLKB变为低电平，从而第五晶体管T5、第六晶体管T6关断，第一信号端Vdd1和第二信号端Vdd2的信号不再能进入电路中，第一下拉节点PD1和第二下拉节点PD2保持关断信号端Vss的低电平，第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14也保持关断，从而上拉节点PU浮接，保持高电平。这样，第三晶体管T3保持导通，将第一时钟信号端CLK的高电平引入输出端OutputN，使输出端OutputN输出导通信号(高电平)。

同时通过存储电容C的自举效应，上拉节点PU的电平进一步提高，从而更可靠的保持第三晶体管T3导通，稳定导通信号的输出。

S13重置阶段：第一时钟信号端CLK为低电平，第二时钟信号端CLKB为高电平，上一级移位寄存器输出端Output(N-1)为低电平，下一级移位寄存器输出端Output(N+1)为高电平。

本阶段中，下一级移位寄存器输出端Output(N+1)为高电平，使第二晶体管T2、第四晶体管T4、第七晶体管T7、第八晶体管T8导通，从而第二晶体管T2将关断信号端Vss的低电平引入上拉节点PU，第四晶体管T4将关断信号端Vss的低电平引入输出端OutputN，使移位寄存器稳定的输出关断信号(低电平)，并将存储电容C两端的电平重置。

同时，第一信号端Vdd1的高电平经第七晶体管T7引入第一下拉节点PD1，第二信号端Vdd2的低电平经第八晶体管T8引入第二下拉节点PD2，第十一晶体管T11和第十二晶体管T12导通，辅助第二晶体管T2和第四晶体管T4将关断信号端Vss的低电平引入上拉节点PU和输出端OutputN，从而起到降噪的作用，最好的控制这两个点的电平，以获得稳定的输出效果。而且，此时第二时钟信号端CLKB为高电平，使第五晶体管T5、第六晶体管T6也导通，以辅助第七晶体管T7、第八晶体管T8传递信号，提高电路稳定性。

本阶段中，通过多个不同的晶体管将关断信号端Vss的低电平引入存储电容C两端，从而很好的保证了存储电容C两端低电平的稳定性，改善了输出效果。

S14保持阶段；上一级移位寄存器输出端Output(N-1)和下一级移位寄存器输出端Output(N+1)为低电平。

本阶段中，上一级移位寄存器输出端Output(N-1)和下一级移位寄存器输出端Output(N+1)均为低电平，从而第一晶体管T1、第二晶体管T2、第四晶体管T4、第七晶体管T7、第八晶体管T8均关断，上拉节点PU保持低电平，使第九晶体管T9、第十晶体管T10也关断。

同时，第二时钟信号端CLKB在高低电平间切换，当其为高电平时，则第五晶体管T5导通，将第一信号端Vdd1的高电平引入第一下拉节点PD1，使第十一晶体管T11、第十二晶体管T12导通，将关断信号端Vss的低电平引入存储电容C两端，使移位寄存器输出关断信号(低电平)；而当第二时钟信号端CLKB为低电平时，则第五晶体管T5关断，第一下拉节点PD1浮接，由于电路中各种器件的寄生电容的作用，且由于第二时钟信号端CLKB的信号切换很快，第二时钟信号端CLKB为低电平的短时间内，故第一下拉节点PD1仍保持可使第十一晶体管T11、第十二晶体管T12导通的高电平，进而使移位寄存器持续输出关断信号(低电平)。

在本阶段中，通过和第十一晶体管T11、第十二晶体管T12将第电平信号引入存储电容C两端，从而起到降噪作用，并最大限度的稳定输出。

优选的，以上的移位寄存器驱动方法还包括切换第一信号端Vdd1和第二信号端Vdd2的电平的步骤，也就是使第一信号端Vdd1和第二信号端Vdd2中原为高电平的变为低电平，原为低电平的变为高电平。

根据以上描述可知，在第一信号端Vdd1为高电平而第二信号端Vdd2为低电平的情况下，只有第一下拉节点PD1可能为高电平，而第二下拉节点PD2一直保持低电平；也就是说，只有与第一信号端Vdd1对应的第十一晶体管T11和第十二晶体管T12会处于导通状态，而与第二信号端Vdd2(第二下拉节点PD2)对应的第十三晶体管T13和第十四晶体管T14则一直关断，实际处于不工作的“备用”状态。

从图3可见，第一信号端Vdd1和第二信号端Vdd2对应的结构实际是完全等价的，故若第二信号端Vdd2为高电平而第一信号端Vdd1为低电平，则也可按照完全相同的方法实现实用新型，只是其中第一下拉节点PD1的状态会与第二下拉节点PD2的状态互换，而第十一晶体管T11、第十二晶体管T12的状态会与第十三晶体管T13、第十四晶体管T14的状态互换。

由此，为了轮流使用与第一信号端Vdd1和第二信号端Vdd2对应的晶体管以延长其使用寿命，故优选可每隔一段时间将第一信号端Vdd1和第二信号端Vdd2的状态切换一次。

当然，虽然以上切换在任意时刻进行都可，但为了保证电路的稳定以及降低切换的难度，故优选每间隔较长的时间才进行一次切换，例如每隔数帧至数百帧画面的时间进行一次切换，其具体时间间隔可在0.1秒～10秒。

实施例2：

如图4、图5所示，本实施例提供一种移位寄存器。

具体的，该移位寄存器具有与实施例1的移位寄存器相似的结构，区别在于其中所有的晶体管均为P型晶体管。

本实施例还提供一种上述移位寄存器的驱动方法，其包括：

S21充电阶段：第一时钟信号端CLK为高电平，第二时钟信号端CLKB为低电平，上一级移位寄存器输出端Output(N-1)为低电平，下一级移位寄存器输出端Output(N+1)为高电平；

S22输出阶段：第一时钟信号端CLK为低电平，第二时钟信号端CLKB为高电平，上一级移位寄存器输出端Output(N-1)为高电平，下一级移位寄存器输出端Output(N+1)为高电平；

S23重置阶段：第一时钟信号端CLK为高电平，第二时钟信号端CLKB为低电平，上一级移位寄存器输出端Output(N-1)为高电平，下一级移位寄存器输出端Output(N+1)为低电平：

S24保持阶段；上一级移位寄存器输出端Output(N-1)和下一级移位寄存器输出端Output(N+1)为高电平；

在以上步骤中，关断信号端Vss持续为高电平，第一信号端Vdd1和第二信号端Vdd2中的一个为高电平，另一个为低电平。

也就是说，由于P型晶体管与N型晶体管的导通信号和关断信号的状态正好相反，故在采用P型晶体管的移位寄存器的中，所有端口提供的信号均应与采用N型晶体管的移位寄存器相反，这样即可保证移位寄存器的工作状态不变，因此其详细过程在此不再详细描述。

实施例3：

如图6所示，本实施例提供一种栅极驱动电路，其包括多个级联的上述移位寄存器。

也就是说，可将多个以上的移位寄存器级联，从而形成用于驱动栅极的栅极驱动电路。

具体的，每个移位寄存器的输出端连接一条栅线，从而为该栅线提供驱动信号。同时，每个移位寄存器的输出端还与其上一级和下一级的移位寄存器相连，以作为它们的输入的一部分。当然，对于整个电路中的第一个和最后一个移位寄存器，由于其没有上一级和下一级的移位寄存器，故它们的相应的输入端可连接单独的信号端。

而多个移位寄存器的第一信号端、第二信号端、第一时钟信号端、第二时钟信号端则可各分别通过引线连接同一端口，从而用一个端口为多个移位寄存器提供信号。其中，每个移位寄存器的输出阶段(即输出导通信号时)也就是其下一级移位寄存器的充电阶段(即上一级移位寄存器输出导通信号时)，此时两移位寄存器对第一时钟信号端和第二时钟信号端的信号的需求必然是相反的，因此，相邻移位寄存器的相同的时钟信号端可分别连接不同的端口。由于移位寄存器具体的级联方式是已知的，故在此不再详细描述。

实施例4：

本实施例提供一种显示装置，其包括阵列基板，阵列基板包括上述的栅极驱动电路。

具体的，该显示装置可为液晶显示面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

可以理解的是，以上实施方式仅仅是为了说明实用新型的原理而采用的示例性实施方式，然而实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为实用新型的保护范围。

Claims (11)

1.一种移位寄存器，其特征在于，包括上拉节点、第一下拉节点、第二下拉节点、第一时钟信号端、第二时钟信号端、第一信号端、第二信号端、关断信号端、输出端，以及：

输入模块，用于将上一级移位寄存器输出端的信号引入上拉节点；

输出模块，用于根据上拉节点的电平，将第一时钟信号端的信号引入输出端；

重置模块；用于在下一级移位寄存器输出端的信号的控制下，用关断信号端、第一信号端、第二信号端的信号重置上拉节点、输出端、第一下拉节点、第二下拉节点；

定压模块，用于根据上拉节点的电平，将关断信号端的信号引入第一下拉节点和第二下拉节点；

保持模块，用于在第二时钟信号端的控制下，将第一信号端、第二信号端的信号分别引入第一下拉节点，第二下拉节点，从而将关断信号端的信号引入上拉节点和输出端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：

第一晶体管，其栅极和第一极连接上一级移位寄存器输出端，第二极连接上拉节点。

3.根据权利要求2所述的移位寄存器，其特征在于，所述输出模块包括：

第三晶体管，其栅极连接上拉节点，第一极连接第一时钟信号端，第二极连接输出端；

存储电容，其第一极连接上拉节点，第二极连接输出端。

4.根据权利要求3所述的移位寄存器，其特征在于，所述重置模块包括：

第二晶体管，其栅极连接下一级移位寄存器输出端，第一极连接上拉节点，第二极连接关断信号端；

第四晶体管，其栅极连接下一级移位寄存器输出端，第一极连接输出端，第二极连接关断信号端；

第七晶体管，其栅极连接下一级移位寄存器输出端，第一极连接第一信号端，第二极连接第一下拉节点；

第八晶体管，其栅极连接下一级移位寄存器输出端，第一极连接第二信号端，第二极连接第二下拉节点。

5.根据权利要求4所述的移位寄存器，其特征在于，所述定压模块包括：

第九晶体管，其栅极连接上拉节点，第一极连接第一下拉节点，第二极连接关断信号端；

第十晶体管，其栅极连接上拉节点，第一极连接第二下拉节点，第二极连接关断信号端。

6.根据权利要求5所述的移位寄存器，其特征在于，所述保持模块包括：

第五晶体管，其栅极连接第二时钟信号端，第一极连接第一信号端，第二极连接第一下拉节点；

第六晶体管，其栅极连接第二时钟信号端，第一极连接第二信号端，第二极连接第二下拉节点；

第十一晶体管，其栅极连接第一下拉节点，第一极连接上拉节点，第二极连接关断信号端；

第十二晶体管，其栅极连接第一下拉节点，第一极连接输出端，第二极连接关断信号端；

第十三晶体管，其栅极连接第二下拉节点，第一极连接上拉节点，第二极连接关断信号端；

第十四晶体管，其栅极连接第二下拉节点，第一极连接输出端，第二极连接关断信号端。

7.根据权利要求6所述的移位寄存器，其特征在于，

所述第九晶体管的寄生电阻小于第五晶体管的寄生电阻；

所述第十晶体管的寄生电阻小于第六晶体管的寄生电阻。

8.根据权利要求7所述的移位寄存器，其特征在于，

所有所述晶体管均为N型晶体管。

9.根据权利要求7所述的移位寄存器，其特征在于，

所有所述晶体管均为P型晶体管。

10.一种栅极驱动电路，包括多个级联的移位寄存器，其特征在于，

所述移位寄存器为权利要求1至9中任意一项所述的移位寄存器。

11.一种显示装置，包括阵列基板，其特征在于，

所述阵列基板包括权利要求10所述的栅极驱动电路。