CN111402774B - 移位寄存单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存单元，包括：输入子电路，被配置为对上拉节点进行充电；输出子电路，被配置为将时钟信号传输至输出端；复位子电路，被配置为对上拉节点和输出端进行复位；第一控制子电路，被配置为对第一下拉节点的电位进行控制；第一降噪子电路，被配置为根据第一下拉节点的电位对上拉节点和输出端进行降噪；第二控制子电路，被配置为对第二下拉节点的电位进行控制；第二降噪子电路，被配置为根据第二下拉节点的电位对上拉节点和输出端进行降噪；第一选通单元，被配置为对第二下拉节点进行下拉；第二选通单元，被配置为对第一下拉节点进行下拉。本发明还提供一种移位寄存单元的驱动方法、栅极驱动电路和显示装置。

Description

移位寄存单元及其驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示领域，具体涉及一种移位寄存单元及其驱动方法、栅极驱动电路和显示装置。

背景技术

阵列基板行驱动(Gate Driver on Array，简称GOA)技术，通过将薄膜晶体管集成于阵列基板的周边区域，以替代栅极驱动IC的部分，从而可有效减小周边区域的尺寸，有利于窄边框实现。

目前，移位寄存单元中通常采用双下拉电路交替对上拉节点的电位进行下拉，双下拉电路响应于各自所对应的下拉节点的控制，将上拉节点与低电平电压端导通，从而对上拉节点进行降噪。然而，在实际驱动过程中，当其中一个下拉节点处于有效电位时，另一个下拉电路所对应的下拉节点可能处于悬空状态，从而导致该下拉电路容易受到外界干扰，进而对上拉节点的降噪产生干扰，影响降噪效果。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存单元及其驱动方法、栅极驱动电路和显示装置。

为了实现上述目的，本发明提供一种移位寄存单元，包括：输入子电路和输出子电路，所述输入子电路被配置为：响应于输入端的控制对上拉节点进行充电，所述输出子电路被配置为：响应于所述上拉节点的控制将时钟信号端的信号传输至移位信号输出端和扫描信号输出端，其中，所述移位寄存单元还包括：

复位子电路，被配置为：响应于复位端的控制，对所述上拉节点、所述移位信号输出端和所述扫描信号输出端进行复位；

第一控制子电路，被配置为：响应于第一电压端的有效电平信号，对第一下拉节点进行充电，以及响应于所述上拉节点和所述输入端的控制，对所述第一下拉节点进行下拉；

第一降噪子电路，被配置为：响应于所述第一下拉节点的控制，对所述上拉节点、所述移位信号输出端和所述扫描信号输出端进行降噪；

第二控制子电路，被配置为：响应于第二电压端的有效电平信号，对第二下拉节点进行充电，以及响应于所述上拉节点和所述输入端的控制，对所述第二下拉节点进行下拉；

第二降噪子电路，被配置为：响应于所述第二下拉节点的控制，对所述上拉节点、所述移位信号输出端和所述扫描信号输出端进行降噪；

第一选通单元，被配置为：响应于所述第一电压端的有效电平信号，对所述第二下拉节点进行下拉；

第二选通单元，被配置为：响应于所述第二电压端的有效电平信号，对所述第一下拉节点进行下拉；

其中，所述第一电压端和所述第二电压端均交替提供有效电平信号和无效电平信号，且在任意时刻，所述第一电压端和所述第二电压端中的一者提供有效电平信号，另一者提供无效电平信号。

可选地，所述第一选通单元包括：第一选通晶体管，所述第二选通单元包括：第二选通晶体管；

所述第一选通晶体管的第一极与所述第二下拉节点相连，所述第一选通晶体管的栅极与所述第一电压端相连，所述第一选通晶体管的第二极与第三电压端相连；

所述第二选通晶体管的第一极与所述第一下拉节点相连，所述第二选通晶体管的栅极与所述第二电压端相连，所述第二选通晶体管的第二极与第三电压端相连。

可选地，所述输出子电路包括：第一输出晶体管、第二输出晶体管和第一电容；

所述第一电容的一端与所述上拉节点相连，所述第一电容的另一端与所述所述移位信号输出端相连，所述第一输出晶体管的第一极和所述第二输出晶体管的第一极均与所述时钟信号端相连，所述第一输出晶体管的栅极和所述第二输出晶体管的栅极均与所述上拉节点相连，所述第一输出晶体管的第二极与所述移位信号输出端相连，所述第二输出晶体管的第二极与所述扫描信号输出端相连。

可选地，所述复位子电路包括：第一复位晶体管、第二复位晶体管和第三复位晶体管；

所述第一复位晶体管的第一极与所述上拉节点相连，所述第一复位晶体管的第二极与第三电压端相连，所述第二复位晶体管的第一极与所述移位信号输出端相连，所述第二复位晶体管的第二极与第三电压端相连，所述第三复位晶体管的第一极与所述扫描信号输出端相连，所述第三复位晶体管的第二极与第四电压端相连，所述第一复位晶体管的栅极、所述第二复位晶体管的栅极和所述第三复位晶体管的栅极均与所述复位端相连。

可选地，所述第一控制子电路包括：第一控制晶体管、第二控制晶体管和第三控制晶体管，所述第二控制子电路包括：第四控制晶体管、第五控制晶体管和第六控制晶体管；

所述第一控制晶体管的第一极和栅极均与所述第一电压端相连，所述第一控制晶体管的第二极与所述第一下拉节点相连，所述第二控制晶体管的第一极和所述第三控制晶体管的第一极均与所述第一下拉节点相连，所述第二控制晶体管的第二极和所述第三控制晶体管的第二极均与第三电压端相连，所述第二控制晶体管的栅极与所述输入端相连，所述第三控制晶体管的栅极与所述上拉节点相连；

所述第四控制晶体管的第一极和栅极均与所述第二电压端相连，所述第四控制晶体管的第二极与所述第二下拉节点相连，所述第五控制晶体管的第一极和所述第六控制晶体管的第一极均与所述第二下拉节点相连，所述第五控制晶体管的第二极和所述第六控制晶体管的第二极均与第三电压端相连，所述第五控制晶体管的栅极与所述输入端相连，所述第六控制晶体管的栅极与所述上拉节点相连。

可选地，第一降噪子电路包括：第一降噪晶体管、第二降噪晶体管和第三降噪晶体管，所述第二降噪子电路包括：第四降噪晶体管、第五降噪晶体管和第六降噪晶体管；

所述第一降噪晶体管的栅极、所述第二降噪晶体管的栅极和所述第三降噪晶体管的栅极均与所述第一下拉节点相连，所述第一降噪晶体管的第二极和所述第二降噪晶体管的第二极均与第三电压端相连，所述第三降噪晶体管的第二极与第四电压端相连，所述第一降噪晶体管的第一极与所述上拉节点相连，所述第二降噪晶体管的第一极与所述移位信号输出端相连，所述第三降噪晶体管的第一极与所述扫描信号输出端相连；

所述第四降噪晶体管的栅极、所述第五降噪晶体管的栅极和所述第六降噪晶体管的栅极均与所述第二下拉节点相连，所述第四降噪晶体管的第二极和所述第五降噪晶体管的第二极均与第三电压端相连，所述第六降噪晶体管的第二极与第四电压端相连，所述第四降噪晶体管的第一极与所述上拉节点相连，所述第五降噪晶体管的第一极与所述移位信号输出端相连，所述第六降噪晶体管的第一极与所述扫描信号输出端相连。

可选地，所述输入子电路包括：输入晶体管，所述输入晶体管的第一极和栅极均与所述输入端相连，所述输入晶体管的第二极与所述上拉节点相连。

可选地，所述移位寄存单元还包括重置子电路，所述重置子电路被配置为：响应于重置端的控制，对所述上拉节点进行重置。

可选地，所述重置子模块包括重置晶体管，所述重置晶体管的第一极与所述上拉节点相连，所述重置晶体管的第二极与第三电压端相连，所述重置晶体管的栅极与重置端相连。

本发明还提供一种栅极驱动电路，其中，包括多个级联的移位寄存单元，所述移位寄存单元为上述的移位寄存单元，其中，除最后一级移位寄存单元外，其他各级移位寄存单元的移位信号输出端均与对应的后一级移位寄存单元的输入端相连；

除第一级移位寄存单元外，其他各级移位寄存单元的移位信号输出端均与对应的前一级移位寄存单元的复位端相连。

本发明还提供一种显示装置，其中，包括上述的栅极驱动电路。

本发明还提供一种应用于上述的移位寄存单元的驱动方法，其中，所述驱动方法包括：

输入阶段，向所述输入端提供有效电平信号，向所述时钟信号端提供无效电平信号，以使所述输入子电路对上拉节点进行充电，所述第二控制子电路对所述第一下拉节点进行下拉；

输出阶段，向所述时钟信号端提供有效电平信号，所述输出子电路输出所述时钟信号端的有效电平信号至所述移位信号输出端和所述扫描信号输出端；

复位阶段，向所述复位端提供有效电平信号，以使所述第一复位电路对所述上拉节点、所述移位信号输出端和所述扫描信号输出端进行复位；

降噪阶段，向所述第一电压端提供有效电平信号，且向所述第二电压端提供无效电平信号，以使所述第一控制电路对所述第一下拉节点进行充电，以及使所述第二选通单元对所述第二下拉节点进行下拉；或着，向所述第一电压端提供无效电平信号，且向所述第二电压端提供有效电平信号，以使所述第二控制子电路对所述第二下拉节点进行充电，以及使所述第一选通单元对所述第一下拉节点进行下拉。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1为相关技术中移位寄存单元的结构示意图；

图2为本发明实施例提供的移位寄存单元的电路结构示意图之一；

图3为本发明实施例提供的移位寄存单元的电路结构示意图之二；

图4为本发明实施例提供的移位寄存单元的驱动时序图；

图5为本发明实施例提供的栅极驱动电路的结构示意图；

图6为本发明实施例提供的栅极驱动电路的驱动时序图。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

除非另作定义，本发明实施例使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“相连”或者“相连”等类似的词语并非限定于物理的或者机械的相连，而是可以包括电性的相连，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

图1为相关技术中移位寄存单元的结构示意图，如图1所示，该移位寄存单元包括输入子电路1、输出子电路2、复位子电路3、第一电压端VDDO、第一控制子电路41、第一下拉子电路42、第二电压端VDDE、第二控制子电路51和第二下拉子电路52，第一电压端VDDO和第二电压端VDDE交替提供有效电平信号。以第一电压端VDDO提高有效电平信号、第二电压端VDDE提供无效电平信号为例，该移位寄存单元的工作过程如下：

在输入阶段，上拉节点PU响应于输入子电路1的控制进行充电。第一控制子电路41和第二控制子电路51响应于上拉节点PU的控制对第一下拉节点PD1和第二下拉节点PD2进行下拉。

在输出阶段，输出子电路2响应于上拉节点PU的控制将时钟控制信号传输至输出端。

在复位阶段，复位子电路3响应于复位端的控制对上拉节点PU进行复位。

在降噪阶段，第一控制子电路41响应于第一电压端VDDO的控制，对上拉节点PU进行降噪，此时，第二下拉节点PD2处于悬空状态，进而导致上拉节点PU处于悬空状态，外界干扰可能会导致上拉节点PU的电位升高，从而影响上拉节点PU的降噪效果。

有鉴于此，本发明实施例提供一种移位寄存单元，图2为本发明实施例提供的移位寄存单元的电路结构示意图之一，如图2所示，该移位寄存单元包括：输入子电路1和输出子电路2，输入子电路1被配置为：响应于输入端Input的控制对上拉节点PU进行充电，输出子电路2被配置为：响应于上拉节点PU的控制将时钟信号端CLK的信号传输至移位信号输出端OC和扫描信号输出端Output。其中，移位寄存单元还包括：复位子电路3、第一控制子电路41、第一降噪子电路42、第二控制子电路51、第二降噪子电路52、第一选通单元43和第二选通单元53。复位子电路3被配置为：响应于复位端REST的控制，对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行复位。第一控制子电路41被配置为：响应于第一电压端VDDO的有效电平信号，对第一下拉节点PD1进行充电，以及响应于上拉节点PU和输入端Input的控制，对第一下拉节点PD1进行下拉。第一降噪子电路42被配置为：响应于第一下拉节点PD1的控制，对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪。第二控制子电路51被配置为：响应于第二电压端VDDE的有效电平信号，对第二下拉节点PD2进行充电，以及响应于上拉节点PU和输入端Input的控制，对第二下拉节点PD2进行下拉。第二降噪子电路52被配置为：响应于第二下拉节点PD2的控制，对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪。第一选通单元43被配置为：响应于第一电压端VDDO的有效电平信号，对第二下拉节点PD2进行下拉。第二选通单元53被配置为：响应于第二电压端VDDE的有效电平信号，对第一下拉节点PD1进行下拉。其中，第一电压端VDDO和第二电压端VDDE均交替提供有效电平信号和无效电平信号，且在任意时刻，第一电压端VDDO和第二电压端VDDE中的一者提供有效电平信号，另一者提供无效电平信号。

在本发明实施例中，第一电压端VDDO和第二电压端VDDE均可以每隔2秒交替提供有效电平信号和无效电平信号。移位信号输出端OC用于为级联的其他移位寄存器单元提供输入信号，扫描信号输出端Output用于为像素电路提供驱动信号，移位信号输出端OC和扫描信号输出端Output的输出信号可以相同。复位子电路3响应于复位端REST的有效电平信号，向上拉节点PU、移位信号输出端OC和扫描信号输出端Output提供无效电平信号，从而对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行复位。第一控制子电路41响应于第一电压端VDDO的有效电平信号，向第一下拉节点PD1提供有效电平信号，从而对第一下拉节点PD1进行充电。第一控制子电路41响应于输入端Input的有效电平信号和上拉节点PU的有效电平信号，向第一下拉节点PD1提供无效电平信号，从而对第一下拉节点PD1进行下拉。第一选通单元43响应于第一电压端VDDO的有效电平信号，向第二下拉节点PD2提供无效电平信号，从而对第二下拉节点PD2进行下拉。第一降噪子电路42响应于PD1的有效电平信号，向上拉节点PU、移位信号输出端OC和扫描信号输出端Output提供无效电平信号，从而对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪。第二控制子电路51响应于第二电压端VDDE的有效电平信号，向第二下拉节点PD2提供有效电平信号，从而对第二下拉节点PD2进行充电。第二控制子电路51响应于输入端Input的有效电平信号和上拉节点PU的有效电平信号，向第二下拉节点PD2提供无效电平信号，从而对第二下拉节点PD2进行下拉。第二降噪子电路52响应于PD2的有效电平信号，向上拉节点PU、移位信号输出端OC和扫描信号输出端Output提供无效电平信号，从而对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪。第二选通单元53响应于第二电压端VDDE的有效电平信号，向第一下拉节点PD1提供无效电平信号，从而对第二下拉节点PD2进行下拉。

在本发明实施例中的降噪阶段，当第一电压端VDDO提供有效电平信号时，可以通过第一控制子电路41对第一下拉节点PD1进行充电，并通过第一选通单元43对第二下拉节点PD2进行下拉；当第二电压端VDDE提供有效电平信号时，可以通过第二控制子电路51对第二下拉节点PD2进行充电，并通过第二选通单元53对第一下拉节点PD1进行下拉。由于第一电压端VDDO和第二电压端VDDE交替提供有效电平信号，因此，采用本发明实施例的提供的移位寄存单元，可以防止第一下拉节点PD1和第二下拉节点PD2中的任意一者处于悬空状态，进而避免由于第一下拉节点PD1或第二下拉节点PD2处于悬空状态而导致的对上拉节点PU的降噪产生干扰，从而提高降噪效果。

下面以第一电压端VDDO提供有效电平信号、第二电压端VDDE提供无效电平信号为例，对本发明实施例的移位寄存单元的工作过程进行说明：

在输入阶段，输入端Input提供有效电平信号，输入子电路1响应于输入端Input的有效电平信号，对上拉节点PU进行充电。第一控制子电路41响应于输入端Input的有效电平信号和上拉节点PU的有效电平信号，对第一下拉节点PD1进行下拉，第二控制子电路51响应于输入端Input的有效电平信号和上拉节点PU的有效电平信号，对第二下拉节点PD2进行下拉。时钟信号端CLK输出无效电平信号，输出子电路2响应于上拉节点PU的有效电平信号，将时钟信号端CLK输出的无效电平信号传输至移位信号输出端OC和扫描信号输出端Output。

在输出阶段，输入端Input提供无效电平信号，第一控制子电路41响应于上拉节点PU的有效电平信号，使第一下拉节点PD1保持下拉，第二控制子电路51响应于上拉节点PU的有效电平信号，使第二下拉节点PD2保持下拉。时钟信号端CLK提供有效电平信号，输出子电路2响应于上拉节点PU的有效电平信号，将时钟信号端CLK输出的有效电平信号传输至移位信号输出端OC和扫描信号输出端Output。

在复位阶段，复位端REST提供有效电平信号，复位子电路3响应于复位端REST的有效电平信号，对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行复位。第一控制子电路41响应于第一电压端VDDO的有效电平信号，对第一下拉节点PD1进行充电，第一降噪子电路42响应于第一下拉节点PD1的有效电平信号，对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪，第一选通单元43响应于第一电压端VDDO的有效电平信号，对第二下拉节点PD2进行下拉。

在降噪阶段，复位端REST提供无效电平信号，第一控制子电路41响应于第一电压端VDDO的有效电平信号，对第一下拉节点PD1进行充电，第一降噪子电路42响应于第一下拉节点PD1的有效电平信号，对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪，第一选通单元43响应于第一电压端VDDO的有效电平信号，对第二下拉节点PD2进行下拉。

可以理解的是，当第二电压端VDDE提供有效电平信号、第一电压端VDDO提供无效电平信号时，在输入阶段，第二控制子电路51响应于输入端Input的有效电平信号和上拉节点PU的有效电平信号，对第二下拉节点PD2进行下拉；在复位阶段和降噪阶段，第二控制子电路51响应于第二电压端VDDE的有效电平信号，对第二下拉节点PD2进行充电，第二降噪子电路52响应于第二下拉节点PD2的有效电平信号，对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪，第二选通单元53响应于第二电压端VDDE的有效电平信号，对第一下拉节点PD1进行下拉。

综上所述，采用本发明实施例的移位寄存单元，在上述各个阶段中，第一下拉节点PD1和第二下拉节点PD2均未处于悬空状态，具有较好的降噪效果。

下面结合图2和图3对本发明实施例提供的移位寄存单元的具体结构进行详细说明，需要说明的是，本发明实施例中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本发明实施例中，第一极和第二极中的一者为源极，另一者为漏极。

此外，按照晶体管特性，可将晶体管分为N型晶体管和P型晶体管。本发明中的“有效电平信号”是指能够控制相应晶体管导通的电压信号，“无效电平信号”是指能够控制相应晶体管截止的电压信号；因此，当晶体管为N型晶体管时，有效电平信号是指高电平信号，无效电平信号是指低电平信号；当晶体管为P型晶体管时，有效电平信号是指低电平信号，无效电平信号是指高电平信号。

在下面各实施例的描述中，以各晶体管均为N型晶体管为例进行示例性说明。此时，有效电平信号是指高电平信号，无效电平信号是指低电平信号。另外，本发明实施例中的各晶体管均可以为氧化物薄膜晶体管。

图3为本发明实施例提供的移位寄存单元的电路结构示意图之二，如图3所示，第一选通单元43包括：第一选通晶体管M9A，第二选通单元53包括：第二选通晶体管M9B。第一选通晶体管M9A的第一极与第二下拉节点PD2相连，第一选通晶体管M9A的栅极与第一电压端VDDO相连，第一选通晶体管M9A的第二极与第三电压端VSS1相连。第二选通晶体管M9B的第一极与第一下拉节点PD1相连，第二选通晶体管M9B的栅极与第二电压端VDDE相连，第二选通晶体管M9B的第二极与第三电压端VSS1相连。

在一些具体实施例中，输出子电路2包括：第一输出晶体管M11、第二输出晶体管M3和第一电容C1。第一电容C1的一端与上拉节点PU相连，第一电容C1的另一端与移位信号输出端OC相连。第一输出晶体管M11的第一极和第二输出晶体管M3的第一极均与时钟信号端CLK相连，第一输出晶体管M11的栅极和第二输出晶体管M3的栅极均与上拉节点PU相连，第一输出晶体管M11的第二极与移位信号输出端OC相连，第二输出晶体管M3的第二极与扫描信号输出端Output相连。

在一些具体实施例中，移位寄存单元还包括重置子电路6，重置子电路6被配置为响应于重置端T_REST的控制，对上拉节点PU的电位进行重置。其中，重置端T_REST用于在每帧画面之前提供有效电平信号。重置子电路6包括重置晶体管M10，重置晶体管M10的第一极与上拉节点PU相连，重置晶体管M10的第二极与第三电压端VSS1相连，重置晶体管M10的栅极与重置端T_REST相连。重置端T_REST提供有效电平信号时，重置晶体管M10均将上拉节点PU与第三电压端VSS1导通，从而对所有移位寄存单元的上拉节点PU的电位进行重置。其中，所有移位寄存单元的重置端可以连接在一起。

本发明的发明人在研究中注意到，在相关技术中，有些节点的的复位仅由上拉节点PU控制(例如移位信号输出端OC)，而仅通过上拉节点PU进行复位具有一定的迟滞，为改善该迟滞，在本发明实施例中设置有多个复位晶体管，多个复位晶体管分别通过各自所对应的复位子端进行控制，具体地，在一些具体实施例中，复位子电路3包括：第一复位晶体管M2、第二复位晶体管M4A和第三复位晶体管M4B。第一复位晶体管M2的第一极与上拉节点PU相连，第一复位晶体管M2的第二极与第三电压端VSS1相连，第二复位晶体管M4A的第一极与移位信号输出端OC相连，第二复位晶体管M4A的第二极与第三电压端VSS1相连，第三复位晶体管M4B的第一极与扫描信号输出端Output相连，第三复位晶体管M4B的第二极与第四电压端VSS2相连，重置晶体管M10的栅极、第一复位晶体管M2的栅极、第二复位晶体管M4A的栅极和第三复位晶体管M4B的栅极均与复位端REST相连。

在本发明实施例中，复位端包括：第一复位子端REST1和第二复位子端REST2。其中，第一复位子端REST1与第一复位晶体管M2的栅极相连，第二复位子端REST2与第二复位晶体管M4A的栅极和第三复位晶体管M4B的栅极相连。第一复位子端REST1可以与下一级移位寄存单元的移位信号输出端OC相连，用于在下一级移位寄存单元的移位信号输出端OC输出有效电平信号时，控制本级移位寄存单元的第一复位晶体管M2对上拉节点PU进行复位。第二复位子端REST2可以与下一级移位寄存单元的扫描信号输出端Output相连，用于在下一级移位寄存单元的扫描信号输出端Output输出有效电平信号时，控制本级移位寄存单元的第二复位晶体管M4A对移位信号输出端OC进行复位，以及控制第三复位晶体管M4B对扫描信号输出端Output进行复位。采用本发明实施例的多个复位晶体管可以有效改善迟滞的问题，提高复位的信赖度。

本发明的发明人在研究中注意到，在相关技术中，由于上拉节点PU从无效电平信号充电至有效电平信号需要一定时间，第三控制晶体管M7A和第六控制晶体管M7B对第一下拉节点PD1进行下拉具有一定迟滞，因此，在本发明实施例中，还设置有第二控制晶体管M6A和第五控制晶体管M6B以对第一下拉节点PD1进行下拉。具体地，第一控制子电路41包括：第一控制晶体管M5A、第二控制晶体管M6A和第三控制晶体管M7A，第二控制子电路51包括：第四控制晶体管M5B、第五控制晶体管M6B和第六控制晶体管M7B。第一控制晶体管M5A的第一极和栅极均与第一电压端VDDO相连，第一控制晶体管M5A的第二极与第一下拉节点PD1相连，第二控制晶体管M6A的第一极和第三控制晶体管M7A的第一极均与第一下拉节点PD1相连，第二控制晶体管M6A的第二极和第三控制晶体管M7A的第二极均与第三电压端VSS1相连，第二控制晶体管M6A的栅极与输入端Input相连，第三控制晶体管M7A的栅极与上拉节点PU相连。第四控制晶体管M5B的第一极和栅极均与第二电压端VDDE相连，第四控制晶体管M5B的第二极与第二下拉节点PD2相连，第五控制晶体管M6B的第一极和第六控制晶体管M7B的第一极均与第二下拉节点PD2相连，第五控制晶体管M6B的第二极和第六控制晶体管M7B的第二极均与第三电压端VSS1相连，第五控制晶体管M6B的栅极与输入端Input相连，第六控制晶体管M7B的栅极与上拉节点PU相连。在本发明实施例中，第三电压端VSS1用于提供无效电平信号。

在本发明实施例中，由于第二控制晶体管M6A和第五控制晶体管M6B是响应于输入端Input的有效电平信号从而对上拉节点PU进行下拉的，因此，可以有效改善第三控制晶体管M7A和第六控制晶体管M7B对第一下拉节点PD1进行下拉时的迟滞问题。

在一些具体实施例中，第一降噪子电路42包括：第一降噪晶体管M8A、第二降噪晶体管M12A和第三降噪晶体管M13A，第二降噪子电路52包括：第四降噪晶体管M8B、第五降噪晶体管M12B和第六降噪晶体管M13B。第一降噪晶体管M8A的栅极、第二降噪晶体管M12A的栅极和第三降噪晶体管M13A的栅极均与第一下拉节点PD1相连，第一降噪晶体管M8A的第二极和第二降噪晶体管M12A的第二极均与第三电压端VSS1相连，第三降噪晶体管M13A的第二极与第四电压端VSS2相连，第一降噪晶体管M8A的第一极与上拉节点PU相连，第二降噪晶体管M12A的第一极与移位信号输出端OC相连，第三降噪晶体管M13A的第一极与扫描信号输出端Output相连。第四降噪晶体管M8B的栅极、第五降噪晶体管M12B的栅极和第六降噪晶体管M13B的栅极均与第二下拉节点PD2相连，第四降噪晶体管M8B的第二极和第五降噪晶体管M12B的第二极均与第三电压端VSS1相连，第六降噪晶体管M13B的第二极与第四电压端VSS2相连，第四降噪晶体管M8B的第一极与上拉节点PU相连，第五降噪晶体管M12B的第一极与移位信号输出端OC相连，第六降噪晶体管M13B的第一极与扫描信号输出端Output相连。在本发明实施例中，第四电压端VSS2用于提供无效电平信号。

在一些具体实施例中，输入子电路1包括：输入晶体管M1，输入晶体管M1的第一极和栅极均与输入端Input相连，输入晶体管M1的第二极与上拉节点PU相连。

图4为本发明实施例提供的移位寄存单元的驱动时序图，下面以第一电压端VDDO提供有效电平信号、第二电压端VDDE提供无效电平信号为例，结合图4对本发明实施例的驱动过程进行详细说明：

在第一复位阶段t1，重置端T_REST提供有效电平信号，重置晶体管M10将上拉节点PU与第三电压端VSS1导通，从而对上拉节点PU进行复位。第一控制晶体管M5A将第一电压端VDDO与第一上拉节点PD1导通，从而对第一上拉节点PD1进行充电，第一上拉节点PD1被充电至有效电位。第一降噪晶体管M8A将上拉节点PU与第三电压端VSS1导通，第二降噪晶体管M12A将移位信号输出端OC与第三电压端VSS1导通，第三降噪晶体管M13A将扫描信号输出端Output与第三电压端VSS1导通，从而对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪。第四控制晶体管M5B将第二电压端VDDE与第二上拉节点PD2断开，第一选通晶体管M9A将第二下拉节点PD2与第三电压端VSS1导通，以对第二下拉节点PD2进行下拉，从而使第四降噪晶体管M8B、第五降噪晶体管M12B和第六降噪晶体管M13B截止。

在输入阶段t2，重置端T_REST提供无效电平信号，重置晶体管M10将上拉节点PU与第三电压端VSS1断开。向输入端Input提供有效电平信号，输入晶体管M1将输入端Input与上拉节点PU导通，从而对上拉节点PU进行充电，上拉节点PU被充电至有效电平信号。第二控制晶体管M6A和第三控制晶体管M7A均将第一下拉节点PD1与第三电压端VSS1导通，以对第一下拉节点PD1进行下拉，从而使第一降噪晶体管M8A、第二降噪晶体管M12A和第三降噪晶体管M13A截止，防止第一降噪子电路42对上拉节点PU的电平信号产生影响。时钟信号端CLK提供无效电平信号，第一输出晶体管M11将时钟信号端CLK与移位信号输出端OC导通，第二输出晶体管M3将时钟信号端CLK与扫描信号输出端Output导通，时钟信号端CLK输出的无效电平信号分别传输至移位信号输出端OC和扫描信号输出端Output。

在输出阶段t3，输入端Input提供无效电平信号，输入晶体管M1将输入端Input与上拉节点PU断开。时钟信号端CLK提供有效电平信号，第一电容C1由于自举作用，将上拉节点PU的电位进一步抬高，第一输出晶体管M11和第二输出晶体管M3充分导通，时钟信号端CLK输出的有效电平信号分别传输至移位信号输出端OC和扫描信号输出端Output。

在第二复位阶段t4，第一复位子端REST1和第二复位子端REST2提供有效电平信号，第一复位晶体管M2将上拉节点PU和第三电压端VSS1导通、第二复位晶体管M4A将移位信号输出端OC与第三电压端VSS1导通，第三复位晶体管M4B将扫描信号输出端Output与第四电压端VSS2导通，从而对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行复位。第一控制晶体管M5A将第一电压端VDDO与第一上拉节点PD1导通，从而对第一上拉节点PD1进行充电，第一上拉节点PD1被充电至有效电位。第一降噪晶体管M8A将上拉节点PU与第三电压端VSS1导通，第二降噪晶体管M12A将移位信号输出端OC与第三电压端VSS1导通，第三降噪晶体管M13A将扫描信号输出端Output与第三电压端VSS1导通，从而对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪。

在降噪阶段t5，第一控制晶体管M5A将第一电压端VDDO与第一上拉节点PD1导通，从而对第一上拉节点PD1进行充电，第一上拉节点PD1被充电至有效电位。第一降噪晶体管M8A将上拉节点PU与第三电压端VSS1导通，第二降噪晶体管M12A将移位信号输出端OC与第三电压端VSS1导通，第三降噪晶体管M13A将扫描信号输出端Output与第三电压端VSS1导通，从而对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪。

可以理解的是，在本发明实施例中，当第一电压端VDDO提供无效电平信号、第二电压端VDDE提供有效电平信号时，在第一复位阶段t1、第二复位阶段t4和降噪阶段t5，第二控制晶体管M5B将第二电压端VDDE与第二上拉节点PD2导通，从而对第二上拉节点PD2进行充电，第二上拉节点PD2被充电至有效电位。第四降噪晶体管M8B将上拉节点PU与第三电压端VSS1导通，第五降噪晶体管M12B将移位信号输出端OC与第三电压端VSS1导通，第六降噪晶体管M13B将扫描信号输出端Output与第三电压端VSS1导通，从而对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪。第一控制晶体管M5A将第一电压端VDDO与第一上拉节点PD1断开，第二选通晶体管M9B将第一下拉节点PD1与第三电压端VSS1导通，以对第一下拉节点PD1进行下拉，从而使第一降噪晶体管M8A、第三降噪晶体管M12A和第三降噪晶体管M13A截止；在输入阶段t2，第五控制晶体管M6B和第六控制晶体管M7B均将第二下拉节点PD2与第三电压端VSS1导通，以对第二下拉节点PD2进行下拉，从而使第四降噪晶体管M8B、第五降噪晶体管M12B和第六降噪晶体管M13B截止，防止第二降噪子电路52对上拉节点PU的电位产生影响。

本发明还提供一种栅极驱动电路，包括多个级联的移位寄存单元，移位寄存单元为上述实施例中所提供的移位寄存单元，其中，除最后一级移位寄存单元外，其他各级移位寄存单元的移位信号输出端均与对应的后一级移位寄存单元的输入端相连。除第一级移位寄存单元外，其他各级移位寄存单元的移位信号输出端均与对应的前一级移位寄存单元的复位端相连。移位寄存单元的扫描信号输出端与显示面板的栅线相连，用于为栅线提供扫描信号。

图5为本发明实施例提供的栅极驱动电路的结构示意图，图6为本发明实施例提供的栅极驱动电路的驱动时序图，结合图5和图6所示，以多个级联的移位寄存单元中的3个移位寄存单元SR_1、SR_2和SR_3为例，该栅极驱动电路对应两根时钟信号线CLK1和CLK2，其中，第n级移位寄存单元的时钟信号端CLK与第一时钟信号线CLK1相连，第n+1级移位寄存单元的时钟信号信号端CLK与第二时钟信号线CLK2相连。第n+1级移位寄存单元的时钟信号信号端CLK与第二时钟信号线CLK2相连。第n级移位寄存单元的输入端Input与第n-1级移位寄存单元的移位信号输出端OC相连。第n级移位寄存单元的复位端REST与第n+1级移位寄存单元的移位信号输出端OC和扫描信号输出端Output相连。移位寄存单元的重置端T_REST与重置控制线RESTL相连。第一时钟信号线CLK1和第二时钟信号线CLK2交替提供有效电平信号，当扫描起始信号提供至第一极移位寄存单元SR_1的输入端Input后，第一级移位寄存单元SR_1的输出端Output1、第二移位寄存单元SR_1的输出端Output2和第三移位寄存单元SR_1的输出端Output3依次输出有效电平信号，从而通过栅线驱动显示面板中相应的发光的单元进行发光。在本发明实施例中，第一电压端VDDO和第二电压端VDDE均可以每隔2秒交替提供有效电平信号和无效电平信号，以对移位寄存单元进行降噪，并且在降噪过程中，通过第一选通单元和第二选通单元保证第一下拉节点和第二下拉节点中的任意者均不会处于悬空状态，从而提高了降噪效果。

本发明还提供一种显示装置，其中，包括上述实施例中的栅极驱动电路。该显示装置可以为：电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本发明实施例还提供一种应用于上述实施例所提供的移位寄存单元的驱动方法，结合图2所示，该驱动方法包括：

输入阶段，向输入端Input提供有效电平信号，向时钟信号端CLK提供无效电平信号，以使输入子电路1对上拉节点PU进行充电，第二控制子电路51对第一下拉节点PD1进行下拉。

输出阶段，向时钟信号端CLK提供有效电平信号，输出子电路2输出时钟信号端的有效电平信号至移位信号输出端OC和扫描信号输出端Output。

复位阶段，向复位端REST提供有效电平信号，以使第一复位子电路3对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行复位。

降噪阶段，向第一电压端VDDO提供有效电平信号，且向第二电压端VDDE提供无效电平信号，以使第一控制电路对第一下拉节点PD1进行充电，以及使第二选通单元53对第二下拉节点PD2进行下拉。或着，向第一电压端VDDO提供无效电平信号，且向第二电压端VDDE提供有效电平信号，以使第二控制子电路51对第二下拉节点PD2进行充电，以及使第一选通单元43对第一下拉节点PD1进行下拉。

下面以第一电压端VDDO提供有效电平信号、第二电压端VDDE提供无效电平信号为例，对本发明实施例的驱动方法程进行说明：

在输入阶段，输入端Input提供有效电平信号，输入子电路1响应于输入端Input的有效电平信号，对上拉节点PU进行充电。第一控制子电路41响应于输入端Input的有效电位和上拉节点PU的有效电平电位，对第一下拉节点PD1进行下拉，第二控制子电路51响应于输入端Input的有效电平电位和上拉节点PU的有效电平电位，对第二下拉节点PD2进行下拉。时钟信号端CLK输出无效电平信号，输出子电路2响应于上拉节点PU的有效电平电位，将时钟信号端CLK输出的无效电平信号传输至移位信号输出端OC和扫描信号输出端Output。

在输出阶段，输入端Input提供无效电平信号，第一控制子电路41响应于上拉节点PU的有效电平信号，使第一下拉节点PD1保持下拉，第二控制子电路51响应于上拉节点PU的有效电平电位，使第二下拉节点PD2保持下拉。时钟信号端CLK提供有效电平信号，输出子电路2响应于上拉节点PU的有效电平信号，将时钟信号端CLK输出的有效电平信号传输至移位信号输出端OC和扫描信号输出端Output。

在复位阶段，复位端REST提供有效电平信号，复位子电路3响应于复位端REST的有效电平信号，对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行复位。第一控制子电路41响应于第一电压端VDDO的有效电平信号，对第一下拉节点PD1进行充电，第一降噪子电路42响应于第一下拉节点PD1的有效电平电位，对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪，第一选通单元43响应于第一电压端VDDO的有效电平信号，对第二下拉节点PD2进行下拉。

在降噪阶段，复位端REST提供无效电平信号，第一控制子电路41响应于第一电压端VDDO的有效电平信号，对第一下拉节点PD1进行充电，第一降噪子电路42响应于第一下拉节点PD1的有效电平电位，对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪，第一选通单元43响应于第一电压端VDDO的有效电平信号，对第二下拉节点PD2进行下拉。

可以理解的是，当第二电压端VDDE提供有效电平信号、第一电压端VDDO时，在输入阶段，第二控制子电路51响应于输入端Input的有效电平信号和上拉节点PU的有效电平电位，对第二下拉节点PD2进行下拉；在复位阶段和降噪阶段，第二控制子电路51响应于第二电压端VDDE的有效电平信号，对第二下拉节点PD2进行充电，第二降噪子电路52响应于第二下拉节点PD2的有效电平电位，对上拉节点PU、移位信号输出端OC和扫描信号输出端Output进行降噪，第二选通单元53响应于第二电压端VDDE的有效电平信号，对第一下拉节点PD1进行下拉。输入阶段和输出阶段均与上述实施例相同，在此不再赘述。

综上所述，采用本发明实施例的驱动方法，在上述各个阶段中，第一下拉节点PD1和第二下拉节点PD2均未处于悬空状态，具有较好的降噪效果。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种移位寄存单元，包括：输入子电路和输出子电路，所述输入子电路被配置为：响应于输入端的控制对上拉节点进行充电，所述输出子电路被配置为：响应于所述上拉节点的控制将时钟信号端的信号传输至移位信号输出端和扫描信号输出端，其特征在于，所述移位寄存单元还包括：

复位子电路，被配置为：响应于复位端的控制，对所述上拉节点、所述移位信号输出端和所述扫描信号输出端进行复位；

第一控制子电路，被配置为：响应于第一电压端的有效电平信号，对第一下拉节点进行充电，以及响应于所述上拉节点和所述输入端的控制，对所述第一下拉节点进行下拉；

第一降噪子电路，被配置为：响应于所述第一下拉节点的控制，对所述上拉节点、所述移位信号输出端和所述扫描信号输出端进行降噪；

第二控制子电路，被配置为：响应于第二电压端的有效电平信号，对第二下拉节点进行充电，以及响应于所述上拉节点和所述输入端的控制，对所述第二下拉节点进行下拉；

第二降噪子电路，被配置为：响应于所述第二下拉节点的控制，对所述上拉节点、所述移位信号输出端和所述扫描信号输出端进行降噪；

第一选通单元，被配置为：响应于所述第一电压端的有效电平信号，对所述第二下拉节点进行下拉；

第二选通单元，被配置为：响应于所述第二电压端的有效电平信号，对所述第一下拉节点进行下拉；

其中，所述第一电压端和所述第二电压端均交替提供有效电平信号和无效电平信号，且在任意时刻，所述第一电压端和所述第二电压端中的一者提供有效电平信号，另一者提供无效电平信号。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述第一选通单元包括：第一选通晶体管，所述第二选通单元包括：第二选通晶体管；

所述第一选通晶体管的第一极与所述第二下拉节点相连，所述第一选通晶体管的栅极与所述第一电压端相连，所述第一选通晶体管的第二极与第三电压端相连；

所述第二选通晶体管的第一极与所述第一下拉节点相连，所述第二选通晶体管的栅极与所述第二电压端相连，所述第二选通晶体管的第二极与第三电压端相连。

3.根据权利要求1或2所述的移位寄存单元，其特征在于，所述输出子电路包括：第一输出晶体管、第二输出晶体管和第一电容；

所述第一电容的一端与所述上拉节点相连，所述第一电容的另一端与所述移位信号输出端相连，所述第一输出晶体管的第一极和所述第二输出晶体管的第一极均与所述时钟信号端相连，所述第一输出晶体管的栅极和所述第二输出晶体管的栅极均与所述上拉节点相连，所述第一输出晶体管的第二极与所述移位信号输出端相连，所述第二输出晶体管的第二极与所述扫描信号输出端相连。

4.根据权利要求1或2所述的移位寄存单元，其特征在于，所述复位子电路包括：第一复位晶体管、第二复位晶体管和第三复位晶体管；

所述第一复位晶体管的第一极与所述上拉节点相连，所述第一复位晶体管的第二极与第三电压端相连，所述第二复位晶体管的第一极与所述移位信号输出端相连，所述第二复位晶体管的第二极与第三电压端相连，所述第三复位晶体管的第一极与所述扫描信号输出端相连，所述第三复位晶体管的第二极与第四电压端相连，所述第一复位晶体管的栅极、所述第二复位晶体管的栅极和所述第三复位晶体管的栅极均与所述复位端相连。

5.根据权利要求1或2所述的移位寄存单元，其特征在于，所述第一控制子电路包括：第一控制晶体管、第二控制晶体管和第三控制晶体管，所述第二控制子电路包括：第四控制晶体管、第五控制晶体管和第六控制晶体管；

所述第一控制晶体管的第一极和栅极均与所述第一电压端相连，所述第一控制晶体管的第二极与所述第一下拉节点相连，所述第二控制晶体管的第一极和所述第三控制晶体管的第一极均与所述第一下拉节点相连，所述第二控制晶体管的第二极和所述第三控制晶体管的第二极均与第三电压端相连，所述第二控制晶体管的栅极与所述输入端相连，所述第三控制晶体管的栅极与所述上拉节点相连；

所述第四控制晶体管的第一极和栅极均与所述第二电压端相连，所述第四控制晶体管的第二极与所述第二下拉节点相连，所述第五控制晶体管的第一极和所述第六控制晶体管的第一极均与所述第二下拉节点相连，所述第五控制晶体管的第二极和所述第六控制晶体管的第二极均与第三电压端相连，所述第五控制晶体管的栅极与所述输入端相连，所述第六控制晶体管的栅极与所述上拉节点相连。

6.根据权利要求1或2所述的移位寄存单元，其特征在于，第一降噪子电路包括：第一降噪晶体管、第二降噪晶体管和第三降噪晶体管，所述第二降噪子电路包括：第四降噪晶体管、第五降噪晶体管和第六降噪晶体管；

所述第一降噪晶体管的栅极、所述第二降噪晶体管的栅极和所述第三降噪晶体管的栅极均与所述第一下拉节点相连，所述第一降噪晶体管的第二极和所述第二降噪晶体管的第二极均与第三电压端相连，所述第三降噪晶体管的第二极与第四电压端相连，所述第一降噪晶体管的第一极与所述上拉节点相连，所述第二降噪晶体管的第一极与所述移位信号输出端相连，所述第三降噪晶体管的第一极与所述扫描信号输出端相连；

所述第四降噪晶体管的栅极、所述第五降噪晶体管的栅极和所述第六降噪晶体管的栅极均与所述第二下拉节点相连，所述第四降噪晶体管的第二极和所述第五降噪晶体管的第二极均与第三电压端相连，所述第六降噪晶体管的第二极与第四电压端相连，所述第四降噪晶体管的第一极与所述上拉节点相连，所述第五降噪晶体管的第一极与所述移位信号输出端相连，所述第六降噪晶体管的第一极与所述扫描信号输出端相连。

7.根据权利要求1或2所述的移位寄存单元，其特征在于，所述输入子电路包括：输入晶体管，所述输入晶体管的第一极和栅极均与所述输入端相连，所述输入晶体管的第二极与所述上拉节点相连。

8.根据权利要求1或2所述的移位寄存单元，其特征在于，所述移位寄存单元还包括重置子电路，所述重置子电路被配置为：响应于重置端的控制，对所述上拉节点进行重置。

9.根据权利要求8所述的移位寄存单元，其特征在于，所述重置子电路包括重置晶体管，所述重置晶体管的第一极与所述上拉节点相连，所述重置晶体管的第二极与第三电压端相连，所述重置晶体管的栅极与重置端相连。

10.一种栅极驱动电路，其特征在于，包括多个级联的移位寄存单元，所述移位寄存单元为权利要求1至9中任一项所述的移位寄存单元，其中，除最后一级移位寄存单元外，其他各级移位寄存单元的移位信号输出端均与对应的后一级移位寄存单元的输入端相连；

除第一级移位寄存单元外，其他各级移位寄存单元的移位信号输出端均与对应的前一级移位寄存单元的复位端相连。

11.一种显示装置，其特征在于，包括权利要求10所述的栅极驱动电路。

12.一种应用于权利要求1至9中任一项所述的移位寄存单元的驱动方法，其特征在于，所述驱动方法包括：

输入阶段，向所述输入端提供有效电平信号，向所述时钟信号端提供无效电平信号，以使所述输入子电路对上拉节点进行充电，所述第二控制子电路对所述第一下拉节点进行下拉；

输出阶段，向所述时钟信号端提供有效电平信号，所述输出子电路输出所述时钟信号端的有效电平信号至所述移位信号输出端和所述扫描信号输出端；

复位阶段，向所述复位端提供有效电平信号，以使复位子电路对所述上拉节点、所述移位信号输出端和所述扫描信号输出端进行复位；

降噪阶段，向所述第一电压端提供有效电平信号，且向所述第二电压端提供无效电平信号，以使所述第一控制子电路对所述第一下拉节点进行充电，以及使所述第一选通单元对所述第二下拉节点进行下拉；或者，向所述第一电压端提供无效电平信号，且向所述第二电压端提供有效电平信号，以使所述第二控制子电路对所述第二下拉节点进行充电，以及使所述第二选通单元对所述第一下拉节点进行下拉。

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