CN113327537B - 移位寄存器、栅极驱动电路及显示装置 - Google Patents

移位寄存器、栅极驱动电路及显示装置 Download PDF

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Abstract

本公开提供一种移位寄存器、栅极驱动电路及显示装置，属于显示技术领域。本公开的移位寄存器中包括第一辅助控制子电路和第二辅助控制子电路，第一辅助控制子电路用于在上拉节点为高电平时，将第一低电平写入下拉节点，将第二低电平写入控制节点，从而通过控制第一低电平和第二低电平的电压差，控制第一降噪子电路的工作状态，进而避免第一降噪子电路漏电而影响上拉节点的电位。其中，上拉节点是输入子电路、输出子电路、下拉子电路、第一降噪子电路、第一辅助控制子电路和复位子电路的连接节点；控制节点是第一降噪子电路、第一辅助控制子电路和第二辅助控制子电路的连接节点。

Description

移位寄存器、栅极驱动电路及显示装置
技术领域
本发明属于显示技术领域，具体涉及一种移位寄存器、栅极驱动电路及显示装置。
背景技术
TFT-LCD(Thin Film Transistor-Liquid Crystal Display，薄膜晶体管液晶显示装置)实现一帧画面显示的基本原理是通过栅极(gate)驱动从上到下依次对每一行像素输入一定宽度的方波进行选通，再通过源极(source)驱动每一行像素所需的信号依次从上往下输出。
目前现有显示器件的制造采用GOA(Gate Drive On Array)电路的设计，相比传统的COF(Chip On Film，覆晶薄膜)或COG(Chip On Glass，芯片直接固定在玻璃上)工艺，其不仅节约了成本，而且可以做到面板两边对称的美观设计，同时也可省去栅极驱动电路的Bonding(压焊)区域以及***布线空间，从而实现了显示装置窄边框的设计，提高了显示装置的产能和良率。GOA电路中所用的薄膜晶体管其有源层材料可选用a-Si(非晶硅)、LTPS(低温多晶硅)、IGZO(Indium Gallium Zinc Oxide，氧化铟镓锌)等。大尺寸显示屏通常选用有源层材料为IGZO的薄膜晶体管作为GOA电路中的薄膜晶体管，但当显示器尺寸以及分辨率进一步增大时，需要选用具有更高迁移率的氧化物材料薄膜晶体管应用于GOA电路。
发明人发现，当选用更高迁移率的薄膜晶体管时，薄膜晶体管的阈值电压不稳定，易发生负偏波动，造成薄膜晶体管产生漏电流，而影响GOA电路的工作性能，故提供一款稳定性较优的GOA电路是亟需要解决的技术问题。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器、栅极驱动电路及显示装置。
解决本发明技术问题所采用的技术方案是一种移位寄存器，包括：输入子电路、输出子电路、下拉控制子电路、下拉子电路、第一降噪子电路、第一辅助控制子电路和第二辅助控制子电路；其中，
所述输入子电路，被配置为在输入信号控制下，并通过所述输入信号对上拉节点进行充电；其中，所述上拉节点为所述输入子电路、所述输出子电路、所述第一降噪子电路、所述第一辅助控制子电路、所述下拉子电路之间的连接节点；
所述输出子电路，被配置为在所述上拉节点电位的控制下，通过时钟信号上拉信号输出端的输出；
所述下拉控制子电路，被配置为在第一电源电压的控制下，并通过所述第一电源电压控制下拉节点的电位；所述下拉节点为所述下拉控制子电路、所述下拉子电路和所述第一降噪子电路之间的连接节点；
所述下拉子电路，被配置为在所述上拉节点电位的控制下，通过所述第一非工作电平信号下拉所述下拉节点的电位；
所述第一辅助控制子电路，被配置为在所述下拉节点为第一非工作电平时，将第二非工作电平写入控制节点，并控制所述第一降噪子电路关断；其中，所述控制节点为所述第一降噪子电路、所述第一辅助控制子电路和所述第二辅助控制子电路之间的连接节点；
所述第二辅助控制子电路，被配置为在所述下拉节点的电位为第一电源电压时，将所述第一非工作电平写入控制节点，以控制所述第一降噪子电路通过所述非第一工作电平对所述上拉节点进行降噪。
可选地，所述移位寄存器还包括：复位模块，用于在复位信号的控制下，通过非工作电平信号将所述上拉节点和所述信号输出端的电位进行复位。
可选地，所述复位模块包括：第二晶体管和第四晶体管；其中，
所述第二晶体管的第一极连接所述上拉节点，第二极连接非工作电平端，控制极连接复位信号端；
所述第四晶体管的第一极连接所述信号输出端，第二极连接所述非工作电平信号端，控制极连接所述复位信号端。
可选地，所述的移位寄存器还包括：第二降噪子电路，被配置为在所述下拉节点的电位为所述第一电源电压时，通过所述第二非工作电平对所述信号输出端进行降噪。
可选地，所述第二降噪子电路包括：第四晶体管；其中，
所述第四晶体管的第一极连接所述信号输出端，第二极连接所述第二非工作电平端，控制极连接所述下拉节点。
可选地，所述输入子电路包括：第一晶体管；其中，
所述第一晶体管的第一极和控制极均连接信号输入端，第二极连接所述上拉节点。
可选地，所述输出子电路包括，第三晶体管和存储电容；其中，
所述第三晶体管的第一极连接时钟信号端，第二极连接所述信号输出端以及所述存储电容的第二端，控制极连接所述存储电容的第一端和所述上拉节点。
可选地，所述下拉控制子电路包括，第五晶体管；其中，
所述第五晶体管的第一极和控制极连接所述第一电源电压端，第二极连接所述下拉节点。
可选地，所述下拉子电路包括，第六晶体管和第七晶体管，其中：
所述第七晶体管第一极连接所述下拉节点，第二极连接所述第二非工作电平端，控制极连接所述上拉节点；
所述第六晶体管第一极连接所述下拉节点，第二极连接所述第二非工作电平端，控制极连接所述上拉节点。
可选地，所述第一辅助控制子电路包括第十晶体管，其中：
所述第十晶体管第一极连接所述控制节点，第二极连接所述第二非工作电平端，控制极连接所述上拉节点。
可选地，所述第二辅助控制子电路包括第九晶体管，其中：
所述第九晶体管第一极连接所述控制节点，第二极连接所述第一非工作电平端，控制极连接所述下拉节点。
解决本发明技术问题所采用的技术方案是一种栅极驱动电路，包括多个级联的上述的移位寄存器。
解决本发明技术问题所采用的技术方案是一种显示装置，包括上述的栅极驱动电路。
附图说明
图1为一种示例性的移位寄存器的结构示意图；
图2为一种示例性的移位寄存器的电路示意图；
图3为本公开实施例的一种移位寄存器的结构示意图；
图4为本公开实施例的一种移位寄存器的电路示意图；
图5为本公开实施例的另一种移位寄存器的结构示意图；
图6为本公开实施例的另一种移位寄存器的电路示意图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本公开实施例中所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极功能上是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的漏极，第二极为N型晶体管的源极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。
在此需要说明的是，本实施例中工作电平是指高电平，非工作电平是指低电平；相应的，第一电源电压端是指信号端VDD；第一非工作电平端是指第一低电平端LVGL，第一非工作电平是指第一低电平；第二非工作电平端是指第二低电平端VGL，第二非工作电平是指第二低电平。
图1为一种示例性的移位寄存器的结构示意图；图2为图1所示的移位寄存器的电路图；如图1和2所示，该移位寄存器包括输入子电路1、输出子电路3、复位子电路7、下拉控制子电路2、下拉子电路5、第一降噪子电路4和第二降噪子电路6。其中，输入子电路1包括第一晶体管M1；复位子电路7包括第二晶体管M2；输出子电路3包括第三晶体管M3和存储电容C1；下拉控制子电路2包括晶体管M5；下拉子电路5包括第六晶体管M6和第七晶体管M7；第一降噪子电路4包括第八晶体管M8；第二降噪子电路6包括第四晶体管M4。
具体的，第一晶体管M1的漏极和栅极连接信号输入端Input，第一晶体管M1的源极连接上拉节点PU。第三晶体管M3的漏极连接时钟信号端CLK，第三晶体管M3的栅极连接存储电容C1的第一端和上拉节点PU，第三晶体管M3的源极连接存储电容C1的第二端和信号输出端Gout。第二晶体管M2的漏极连接上拉节点PU，第二晶体管M2的栅极连接复位信号端Reset，第二晶体管M2的源极连接第一非工作电平端LVGL。第五晶体管M5的漏极和栅极连接第一电源电压端VDD，第五晶体管M5的源极连接下拉节点PD。第四晶体管M4的漏极连接存储电容C1的第二端和信号输出端Gout，第四晶体管M4的栅极连接下拉节点PD，第四晶体管M4的源极连接第二非工作电平端VGL。第八晶体管M8的漏极连接上拉节点PU，第八晶体管M8的栅极连接下拉节点PD，第八晶体管M8的源极连接第一低电平端LVGL。第六晶体管M6的漏极连接下拉节点PD，第六晶体管M6的栅极连接上拉节点PU，第六晶体管M6的源极连接第一非工作电平端LVGL。第七晶体管M7的漏极连接下拉节点PD，第七晶体管M7的栅极连接输入信号端Input，第七晶体管M7的源极连接第一低电平端LVGL。
对于图2所示的移位寄存器，其具体的工作过程可以包括如下阶段：
预充阶段：信号输入端Input输入高电平信号，第一晶体管M1打开，此时信号输入端Input输入的高电平信号给上拉节点PU进行预充电，并通过存储电容C1进行存储。
输出阶段：信号输入端Input输入低电平信号，第一晶体管M1关闭。此时由于在预充阶段存储电容器C1被充电，上拉节点PU的电位被进一步拉高；由于第三晶体管M3的栅极连接上拉节点PU，第三晶体管M3被打开，输出信号端Gout将时钟信号端CLK的时钟信号作为输出信号输出。此时时钟信号为高电平信号，输出信号也为高电平信号。
复位阶段：信号输入端Input输入低电平信号，第一晶体管M1关闭。此时复位信号端Reset输入高电平信号，第二晶体管M2被打开，上拉节点PU被写入第一低电平端LVGL的第一低电平信号，上拉节点PU的电位被复位。
降噪阶段：信号输入端Input输入低电平信号，第一晶体管M1关闭。复位信号端Reset输入低电平信号，第二晶体管M2被关闭。此时上拉节点PU的电位保持复位阶段的电位，为第二低电平电位。此时，第三晶体管M3、第四晶体管M4、第六晶体管M6、第七晶体管M7、第八晶体管M8和下拉节点PD保持复位阶段的工作状态。上拉节点PU和信号输出端Gout被持续降噪。
发明人发现：一方面，在预充阶段，第六晶体管M6和第七晶体管M7同时开启，与第五晶体管M5分压；但是在输出阶段，第七晶体管M7被关闭，第六晶体管M6单独与第五晶体管M5分压，导致下拉节点PD电压上升，使第八晶体管M8的Vgs(栅源电压)>0，造成上拉节点PU通过第八晶体管M8发生漏电。
另一方面，当选用了具有更高迁移率的氧化物薄膜晶体管时，薄膜晶体管的Vth(阈值电压)不稳定，第八晶体管M8易发生负偏波动。当第八晶体管M8发生负偏波动时，造成上拉节点PU通过第八晶体管M8发生漏电。
针对上述问题，发明人对原有的移位寄存器进行了改进，并提供如下技术方案：
如图3和4所示，本公开实施例提供一种移位寄存器的结构，包括输入子电路1、输出子电路3、下拉控制子电路2、下拉子电路5、第一降噪子电路4、第一辅助控制子电路8以及第二辅助控制子电路9。
其中，输入子电路1被配置为在输入信号控制下，并通过输入信号对上拉节点PU进行充电；其中，上拉节点PU为输入子电路1、输出子电路3、第一降噪子电路4、第一辅助控制子电路8和下拉子电路5之间的连接节点；输出子电路3被配置于在上拉节点PU的电位控制下，通过时钟信号上拉信号输出端Gout的输出；下拉控制子电路2被配置于在第一电源电压的控制下，并通过第一电源电压控制下拉节点PD的电位；下拉节点PD为下拉控制子电路2、下拉子电路5、第一降噪子电路4和第二降噪子电路6之间的连接节点；下拉子电路5被配置在上拉节点PD电位的控制下，通过第一低电平信号下拉下拉节点PD的电位；第一辅助控制子电路8被配置为在下拉结点PD为第一低电平时，将第二低电平写入控制节点PC，并控制第一降噪子电路4关断；其中，控制节点PC为第一降噪子电路4、第一辅助控制子电路8和第二辅助控制子电路9之间的连接节点；第二辅助控制子电路9被配置于在下拉结点PD的电位为第一电源电压时，将第一低电平写入控制节点PC，以控制第一降噪子电路4通过第一低电平对上拉节点PD进行降噪。
由于在本公开实施例的移位寄存器中增加了第一辅助控制子电路8和第二辅助控制子电路9，因此可以在上拉节点PU为高电平时，下拉节点PD为第一低电平，控制节点PC为第二低电平，通过控制第一低电平和第二低电平的电压大小，从而控制第一降噪子电路4的工作状态，进而避免第一降噪子电路4漏电而影响上拉节点PU的电位。同时，当下拉节点PD的电位为高电平时，第二辅助控制子电路9和第一降噪子电路4均工作，此时通过第二低电平对上拉节点PU进行降噪，也即实现上拉节点PU的降噪。
在一些示例中，图4为本公开实施例的一种移位寄存器的电路图；如图4所示，该输入子电路1可以包括第一晶体管M1；该第一晶体管M1的漏极和栅极连接输入信号端Input，第一晶体管M1的源极连接上拉节点PU。
在该种情况下，在输入阶段，给信号输入端Input写入高电平信号，此时对上拉节点PU进行预充电。
在一些示例中，继续参照图4，该输出子电路3可以包括第三晶体管M3和存储电容C1；该第三晶体管M3的漏极连接时钟信号端CLK，第三晶体管M3的栅极连接上拉节点PU和存储电容C1的第一端，第三晶体管M3的源极连接输出信号端Gout和存储电容C1的第二端。
在该种情况下，当上拉节点PU的电位为高电平时，第三晶体管M3被打开，将时钟信号端CLK的时钟信号输出至输出信号端Gout。在输出阶段，时钟信号端CLK的时钟信号为高电平，此时信号输出端Gout的电位被拉高，也即输出高电平信号。
在一些示例中，继续参照图4，该下拉控制子电路2包括第五晶体管M5；该第五晶体管M5的漏极和栅极连接第一电源电压端VDD，第五晶体管M5的源极连接下拉节点PD。
在该种情况下，由于第五晶体管M5的漏极和栅极连接第一电源电压端VDD，也即被写入第一电源电压，此时第五晶体管M5打开，下拉节点PD的电位则为第一电源电压的电位，也即下拉节点PD的电位为高电平。
在一些示例中，继续参照图4，该下拉子电路5包括第六晶体管M6和第七晶体管M7；该第六晶体管M6的漏极连接下拉节点PD。第六晶体管M6的漏极连接上拉节点PU，第六晶体管M6的源极连接第一低电平端LVGL。第七晶体管M7的漏极连接下拉节点PD，第七晶体管M7的栅极连接上拉节点PU，第七晶体管的源极连接第一低电平端LVGL。
在该种情况下，由于第七晶体管M7的栅极由与输入信号端Input相连接改为与上拉节点PU相连接，使得下拉节点PD被下拉的更加充分，下拉节点PD的电位更接近第一低电平，最终导致第一降噪子电路4不会因为下拉节点PD的电压过高而开启，导致上拉节点PU漏电。当上拉节点PU为高电平时，第六晶体管M6和第七晶体管M7打开，第六晶体管M6和第七晶体管M7组成并联电路，同时下拉节点PD被下拉为第一低电平。由于第一电源电压经过第五晶体管M5、下拉节点PD以及所述并联电路组成的串联电路，根据欧姆定律，与第五晶体管M5相连接的电路电阻越小，下拉节点PD的电位越接近第一低电平的电位。由于第六晶体管M6与第七晶体管M7组成的并联电路的电阻要小于只有第六晶体管M6的电路电阻，所以下拉节点PD的电位被下拉的更加充分，下拉节点PD的电位更接近所写入的第一低电平。
在一些示例中，继续参照图4，第一降噪子电路4包括第八晶体管M8；该第八晶体管M8的漏极连接上拉节点PU，第八晶体管M8的栅极连接下拉节点PD，第八晶体管的源极连接控制节点PC。
在该种情况下，当下拉节点PD为高电平时，第八晶体管M8和第二辅助控制子电路9均打开，由于第二辅助控制子电路9的打开，第一低电平被写入控制节点PC，同时第八晶体管M8打开，上拉节点PU电位为控制节点PC电位，也即上拉节点PU的电位被下拉至第一低电平，从而实现上拉节点PU的降噪。需要说明的是，以便于理解，在下述描述中均以第一降噪子电路4包括第八晶体管M8为例进行说明。
在一些示例中，继续参照图4，第二辅助控制子电路9包括第九晶体管M9；第九晶体管M9的漏极连接控制节点PC，第九晶体管M9的栅极连接下拉节点PD，第九晶体管M9的源极连接第一低电平端LVGL。
在该种情况下，当下拉节点PD为高电平时，第八晶体管M8和第九晶体管M9均被打开，控制节点PC电位被上拉节点PU所写入，以实现对上拉节点PU的降噪。
在一些示例中，继续参照图4，第一辅助控制子电路8包括第十晶体管M10；第十晶体管M10的漏极连接控制节点PC，第十晶体管M10的栅极连接上拉节点PU，第十晶体管M10的源极连接第二低电平端VGL。
在该种情况下，当上拉节点PU为高电平时，第十晶体管M10打开，控制节点PC的电位为所写入的第二低电平。此时第八晶体管M8的源极电位为第二低电平VGL(例如：-8V)，第八晶体管M8的栅极电位为下拉节点PD的电位，也即为第一低电平电位LVGL(例如：-11V)，第八晶体管M8的Vgs＝LVGL-VGL<0，使得第八晶体管M8处于截止状态，不会因为负偏波动导致上拉节点PU点漏电。
图5为本公开实施例的另一种移位寄存器的示意图；如图5所示，该移位寄存器与图3所示的移位寄存器的区别在于，该移位寄存器中还包括复位子电路7和第二降噪子电路6。需要说明的是，该移位寄存器中也可仅包括复位子电路7和第二降噪子电路6中一者，图5以该移位寄存器中包括复位子电路7和第二降噪子电路6为例进行说明。其中，复位子电路7被配置为在复位信号控制下，通过第一低电平对上拉节点PU进行复位；第二降噪子电路6被配置为在下拉节点PD的电位为第一电源电压时，通过第二低电平对输出信号端Gout的输出信号进行降噪。
由于在本公开实施例的移位寄存器中增加了复位子电路7和第二降噪子电路6，因此可以在复位信号为高电平时，复位子电路7工作，此时通过第一低电平对上拉节点PU进行复位。同时，当下拉节点PD的电位为高电平时，控制第二降噪子电路6工作，此时通过第二低电平对输出信号进行降噪。
在一些示例中，图6为本公开实施例的另一种移位寄存器的电路图；如图6所示，复位子电路7包括第二晶体管M2；该第二晶体管M2的漏极连接上拉节点PU，第二晶体管M2的栅极连接复位信号端Reset，第二晶体管M2的源极连接第一低电平端LVGL。
在该种情况下，在复位阶段，给复位信号端Reset输入高电平，第二晶体管M2被打开，第一低电平写入上拉节点PU。上拉节点PU的电位被拉低，即上拉节点PU的电位为第一低电平。从而实现上拉节点PU的复位。
在一些示例中，继续参照图6，第二降噪子电路6包括第四晶体管M4；该第四晶体管M4的漏极连接输出信号端，第四晶体管M4的栅极连接下拉节点PD，第四晶体管的源极连接第二低电平端VGL。
在该种情况下，当下拉节点PD为高电平时，第四晶体管M4被打开，第二低电平被写入输出信号端Gout，输出信号端Gout的输出信号被下拉至第二低电平，从而实现输出信号的降噪。以下为了更清楚本公开实施例的移位寄存器的结构，以图6所示的移位寄存器的电路图为例，对该移位寄存器的工作原理进行说明。如图6所示，该移位寄存器包括输入子电路1、输出子电路3、下拉控制子电路2、下拉子电路5、第一降噪子电路4、第二降噪子电路6、第一辅助控制子电路8、第二辅助控制子电路9和复位子电路7。其中，输入子电路1包括第一晶体管M1；复位子电路7包括第二晶体管M2；输出子电路3包括第三晶体管M3和存储电容C1；下拉控制子电路2包括晶体管M5；下拉子电路5包括第六晶体管M6和第七晶体管M7；第一降噪子电路4包括第第八晶体管M8；第二降噪子电路6包括第四晶体管M4；第一辅助控制子电路8包括第十晶体管M10；第二辅助控制子电路9包括第九晶体管M9。
具体的，第一晶体管M1的栅极和漏极连接输入信号端Input，第一晶体管M1的源极连接上拉节点PU。第三晶体管M3的漏极连接输出时钟信号端CLK，栅极连接存储电容C1的第一端和上拉节点PU，源极连接输出信号端Gout和存储电容C1的第二极。第五晶体管M5的漏极和栅极连接第一电源电压端VDD，第五晶体管M5的源极连接下拉节点PD。第六晶体管M6的漏极连接下拉节点PD，第六晶体管M6的栅极连接上拉节点PU，第六晶体管M6的源极连接第一低电平端LVGL。第七晶体管M7的漏极连接下拉节点PD，第七晶体管M7的栅极连接上拉节点PU，第七晶体管M7的源极连接第一低电平端LVGL。第八晶体管M8的漏极连接上拉节点PU，第八晶体管M8的栅极连接下拉节点PD，第八晶体管M8的源极连接控制节点PC。第十晶体管M10的漏极连接控制节点PC，第十晶体管M10的栅极连接上拉节点PU，第十晶体管M10的源极连接第二低电平端VGL。第九晶体管M9的漏极连接控制节点PC，第九晶体管M9的栅极连接下拉节点PD，第九晶体管M9的源极连接第一低电平端LVGL。第二晶体管M2的漏极连接上拉节点PU，第二晶体管M2的栅极连接复位信号端Reset，第二晶体管M2的源极连接第一低电平端LVGL。
预充阶段：信号输入端Input输入高电平信号，第一晶体管M1打开，此时信号输入端Input输入的高电平信号给上拉节点PU进行预充电，并通过存储电容C1进行存储。
输出阶段：信号输入端Input输入低电平信号，第一晶体管M1关闭。此时由于在预充阶段存储电容器C1被充电，上拉节点PU的电位被进一步拉高。由于第三晶体管M3的栅极连接上拉节点PU，第三晶体管M3被打开，输出信号端Gout将时钟信号端CLK的时钟信号作为输出信号输出。此时时钟信号为高电平信号，输出信号也为高电平信号。
复位阶段：复位信号端Reset所写入的复位信号为高电平信号，此时第二晶体管M2被打开，上拉节点PU被写入第一低电平信号，即上了节点PU的电位为第一低电平，此时上拉节点PU完成复位。
降噪阶段：由于上拉节点PU的电位被复位为第一低电平。第三晶体管M3、第六晶体管M6、第七晶体管M7、第十晶体管M10关闭。下拉节点PD重新充电，其电位被上拉为第一电源电压电平，第八晶体管M8、第九晶体管M9打开，使上拉节点PU被写入第一低电平，上拉节点PU被持续降噪。同时受下拉节点PD控制，第四晶体管M4打开，使信号输出端Gout被写入第二低电平，使输出信号完成降噪。
另一方面，本实施例还提供一种栅极驱动电路和显示装置，其中，栅极驱动电路包括多个级联的上述的任意移位寄存器。级联时，本级移位寄存器的信号输入端连接上一级移位寄存器的信号输出端；本级移位寄存器的复位信号端端连接下一级移位寄存器的信号输入端；本级移位寄存器的信号输出端连接下一级的信号输入端。
显示装置包括上述的栅极驱动电路，其中，本实施例中的显示装置可以是OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或者部件。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (14)

1.一种移位寄存器，其特征在于，包括：输入子电路、输出子电路、下拉控制子电路、下拉子电路、第一降噪子电路、第一辅助控制子电路和第二辅助控制子电路；其中，
所述输入子电路，被配置为在输入信号控制下，并通过所述输入信号对上拉节点进行充电；其中，所述上拉节点为所述输入子电路、所述输出子电路、所述第一降噪子电路、所述第一辅助控制子电路、所述下拉子电路之间的连接节点；
所述输出子电路，被配置为在所述上拉节点电位的控制下，通过时钟信号上拉信号输出端的输出；
所述下拉控制子电路，被配置为在第一电源电压的控制下，并通过所述第一电源电压控制下拉节点的电位；所述下拉节点为所述下拉控制子电路、所述下拉子电路和所述第一降噪子电路之间的连接节点；
所述下拉子电路，被配置为在所述上拉节点电位的控制下，通过第一非工作电平信号下拉所述下拉节点的电位；
所述第一辅助控制子电路，被配置为在所述下拉节点为第一非工作电平时，将第二非工作电平写入控制节点，并控制所述第一降噪子电路关断；其中，所述控制节点为所述第一降噪子电路、第一辅助控制子电路和第二辅助控制子电路之间的连接节点；
所述第二辅助控制子电路，被配置为在所述下拉节点的电位为第一电源电压时，将所述第一非工作电平写入控制节点，以控制所述第一降噪子电路通过所述非第一工作电平对所述上拉节点进行降噪。
2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：复位子电路，被配置为在复位信号的控制下，通过所述第二非工作电平对所述上拉节点进行复位。
3.根据权利要求2所述的移位寄存器，其特征在于，所述复位子电路包括：第二晶体管；其中，
所述第二晶体管的第一极连接所述上拉节点，第二极连接第一非工作电平端，控制极连接复位信号端。
4.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：第二降噪子电路，被配置为在所述下拉节点的电位为所述第一电源电压时，通过所述第二非工作电平对所述信号输出端进行降噪。
5.根据权利要求4所述的移位寄存器，其特征在于，所述第二降噪子电路包括：第四晶体管；其中，
所述第四晶体管的第一极连接所述信号输出端，第二极连接所述第二非工作电平端，控制极连接所述下拉节点。
6.根据权利要求1中所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管；其中，
所述第一晶体管的第一极和控制极均连接信号输入端，第二极连接所述上拉节点。
7.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括，第三晶体管和存储电容；其中，
所述第三晶体管的第一极连接时钟信号端，第二极连接所述信号输出端以及所述存储电容的第二端，控制极连接所述存储电容的第一端和所述上拉节点。
8.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制子电路包括，第五晶体管；其中，
所述第五晶体管的第一极和控制极连接所述第一电源电压端，第二极连接所述下拉节点。
9.根据权利要求1所述的移位寄存器，其特征在于，所述下拉子电路包括，第六晶体管和第七晶体管，其中：
所述第七晶体管第一极连接所述下拉节点，第二极连接所述第二非工作电平端，控制极连接所述上拉节点；
所述第六晶体管第一极连接所述下拉节点，第二极连接所述第二非工作电平端，控制极连接所述上拉节点。
10.根据权利要求1所述的移位寄存器，其特征在于，所述第一降噪子电路包括第八晶体管，其中：
所述第八晶体管第一极连接所述上拉节点，第二极连接所述控制节点，控制极连接所述下拉节点。
11.根据权利要求1所述的移位寄存器，其特征在于，所述第一辅助控制子电路包括第十晶体管，其中：
所述第十晶体管第一极连接所述控制节点，第二极连接所述第二非工作电平端，控制极连接所述上拉节点。
12.根据权利要求1所述的移位寄存器，其特征在于，所述第二辅助控制子电路包括第九晶体管，其中：
所述第九晶体管第一极连接所述控制节点，第二极连接所述第一非工作电平端，控制极连接所述下拉节点。
13.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-12中任一项所述的移位寄存器。
14.一种显示装置，其特征在于，包括权利要求13所述的栅极驱动电路。
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