CN111385065B - 一种接口速率自适应装置及方法 - Google Patents

Abstract

本发明公开了一种接口速率自适应装置及方法，包括监测控制单元、采样计算单元、重配置单元、复位管理单元、PHY模块。监测控制单元实现对PHY模块接收数据同步状态的监测以及速率匹配超时机制的控制；采样计算单元对接口输入数据基于过采样技术进行采样，并计算接口速率等级模式；重配置单元调整时钟芯片和PHY模块状态；复位管理单元控制PHY模块的复位信号；PHY模块，实现对数据的锁定、同步和收发功能。本发明可以在一套硬件装置上实现多种传输速率的自动切换及相应数据的收发处理。

Description

一种接口速率自适应装置及方法

技术领域

本发明涉及通信技术领域，具体为一种接口速率自适应装置及方法。

背景技术

随着万物互联的时代到来，网络中的设备总量和数据总量快速增长，这对网络数据的传输和存储是一个巨大的挑战。网络中设备数量的增加、流量增大、接口形式多样性、传输速率多样性，这些都使网络***越来越复杂，运营与维护成本也越来越大。传统的网络***中一般采用不同的硬件实体来支持不同的带宽。在这种背景下，一种可以支持多种速率自动切换的硬件实体则显得尤为必要。

本发明提出一种接口速率自适应装置及方法具有一定的通用性，可应用于其他网络设备接口设计中，提高设备的可扩展性和兼容性，方便不同网络设备之间的互连和组网，降低研发以及生产成本。

发明内容

为实现上述目的：提供一种结构简单、能够基于链路学习实现接口速率自适应的装置和方法。

本发明所采用的技术方案是：一种接口速率自适应装置及方法，可以在一套硬件装置上实现多种传输速率的切换及相应数据的收发处理。

一种接口速率自适应装置主要包括监测控制单元、采样计算单元、重配置单元、复位管理单元以及PHY模块；

所述监测控制单元，可以监测所述PHY模块接口输入数据的同步状态；

所述采样计算单元，可以对所述PHY模块所述接口输入数据进行过采样并计算接口速率等级模式；

所述重配置单元，可以重配置时钟芯片提供给所述PHY模块工作的参考频率和所述PHY模块初始化状态；

所述复位管理单元，可以下发控制所述PHY模块工作状态的复位信号；

所述PHY模块，可以对数据进行收发，并同步所述接口输入数据和同步发送数据。

进一步的所述监测控制单元，可以控制速率适配超时计时器工作。

进一步的所述采样计算单元进行所述过采样后，将单比特的串行数据帧转换成多比特的并行数据帧；利用帧同步头对所述并行数据帧进行接口速率匹配计算，得到所述接口速率等级模式。

进一步的所述装置的各功能单元和功能模块基于FPGA/ASIC来实现。

一种接口速率自适应方法主要包括以下步骤：

第一步，数据输入时，监测控制单元监测PHY模块接口输入数据的同步状态；

第二步，当所述PHY模块接口输入数据失同步时，采样计算单元对所述PHY模块接口输入数据进行过采样并计算接口速率等级模式；

第三步，重配置单元根据所述接口速率等级模式重配时钟芯片提供给所述PHY模块工作的参考频率和所述PHY模块的初始化状态；

第四步，复位管理单元下发控制所述PHY模块工作状态的复位信号，将所述PHY模块工作状态复位至所述初始化状态；

第五步，所述PHY模块同步所述接口输入数据和同步发送数据。

所述监测控制单元控制速率适配超时计时器启动，并实时判断所述速率适配超时计时器是否超时；若超时则输出速率匹配失败告警信号，表示不支持当前线路速率等级模式。

进一步的所述采样计算单元接收所述接口输入数据后复制两份数据分别输出至64倍过采样计算支路和10倍过采样计算支路；所述64倍过采样支路，采用10G线路专用参考时钟155.520000MHz或322.265625MHz的时钟进行采样；所述10倍过采样支路，采用1G线路专用参考时钟125MHz的时钟进行采样，用于1G、100M速率检测。

进一步的所述采样计算单元对所述接口数据过采样后，将单比特的串行数据帧转换成多比特的并行数据帧。

进一步的对所述并行数据帧的帧同步头搜索，搜到后标记所述帧同步头的位置，连续搜索相邻N(N>2)个帧周期内的所述帧同步头，根据帧周期内标记的所述帧同步头个数计算所述接口速率等级模式。

进一步的所述速率自适应方法基于链路学习得到。

本发明有益效果：

1、本发明提出一种接口速率自适应方法，可以实现在一套硬件装置上支持多种传输速率的切换及相应数据的收发处理。

2、本发明基于链路自适应学习，能自动完成接口接收、发送参考频率重配置。

3、本发明基于FPGA体系结构来实现，能够自动检测接口速率等级并完成数据同步，整个过程无需人为操作，实现起来简单、高效、灵活性强，使用场景广泛。

附图说明

图1是本发明的接口速率自适应装置的***结构图；

图2是本发明的检测控制单元流程图；

图3是本发明的采样计算单元流程图；

图4是本发明的重配置单元流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的说明书和权利要求书的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

一种接口速率自适应装置，其***结构如图1所示，包括监测控制单元、采样计算单元、重配置单元、复位管理单元以及PHY模块。

监测控制单元，实现对PHY模块输入数据同步状态的监测以及速率匹配超时机制的控制。

采样计算单元，对接口输入数据基于过采样技术进行采样，并将单比特的串行数据帧转换成多比特的并行数据帧。利用帧同步头对并行数据帧进行接口速率匹配计算，得到接口速率等级模式。

重配置单元，根据接口速率等级模式重新配置时钟芯片和PHY模块。时钟芯片为PHY提供本地参考时钟，在不同速率等级模式下PHY模块工作的本地参考时钟不同。

复位管理单元，根据重配置单元的配置情况来控制PHY模块的复位信号。

PHY模块，实现对数据的锁定、同步和收发功能。支持多种速率的数据收发和速率切换，速率切换时只需按照既定的配置对其进行重新初始化。

其中，该装置由可编程逻辑器件FPGA或ASIC来实现。

本发明还公开了一种接口速率自适应方法，通过以下步骤实现：

第一步，如图2所示，数据输入的同时，监测控制单元监测PHY模块接口输入数据(即对端发送数据)的同步状态。若PHY模块接口输入数据处于失同步（失同步即同步丢失，不同步）状态，则启动速率适配超时计时器，并随时判断速率适配超时计时器是否超时；若超时，则输出速率匹配失败告警信号，表示不支持当前线路速率等级模式，同时向其它工作单元输出速率自适应停止信号，对应工作单元收到该信号后停止工作，随后重新监测PHY模块接收数据的同步状态。在未超时情况下，即在设定最大的接口速率自适应时间内，若PHY模块接口与输入数据已经处于同步状态，则向其它工作单元输出速率自适应停止信号，并停止速率适配超时计时器的工作。

第二步，如图3所示，采样计算单元接收接口输入数据后，基于过采样对接口输入数据进行采样，具体的方式为采样计算单元接收接口输入数据后复制两份数据分别输出至64倍过采样计算支路和10倍过采样计算支路。在64倍过采样支路中，采用10G线路专用参考时钟155.520000MHz或322.265625MHz的时钟进行采样，用于10G、2.5G、622M、155M速率检测，由于这四种速率相邻两速率间存在4的倍数关系，最大速率10G与最小速率155M之间是64的倍数关系，因此该采样计算支路采用64倍过采样。在10倍过采样支路，采用1G线路专用参考时钟125MHz的时钟进行采样，用于1G、100M速率检测，由于这两种速率间存在10的倍数关系，因此该采样支路采用10倍过采样。

两条采样计算支路数据在过采样之后分别进行串并转换，转换成多比特并行数据，同时对并行的数据帧进行帧同步头搜索，搜到后标记帧同步头的位置，连续搜索相邻N(N>2)个帧周期内的帧同步头，根据帧周期内标记的帧同步头个数计算接口速率等级模式，并将接口速率等级模式输出至重配置单元。具体的速率匹配计算如下，对应64倍过采样计算支路，在连续相邻N(N>2)个帧周期内，如每个帧周期内均检测到64个有效帧同步头则预判定接口速率等级模式为10G，如每个帧周期内均检测到16个有效帧同步头则预判定接口速率等级模式为2.5G，如每个帧周期内均检测到4个有效帧同步头则预判定接口速率等级模式为622M，如每个帧周期内均检测到1个有效帧同步头则预判定接口速率等级模式为155M；对应10倍过采样计算支路，在连续相邻N(N>2)个帧周期内，如每个帧周期内均检测到10个有效帧同步头则预判定接口速率等级模式为1G，如每个帧周期内均检测到1个有效帧同步头则预判定接口速率等级模式为100M。速率匹配计算完后，综合两条支路计算结果，将接口速率等级模式输出至重配置单元。两条支路计算结果综合后最多输出一种有效接口速率等级模式，如两条支路计算结果均无效，表示本次计算未能成功学习到当前线路速率等级模式，继续学习线路速率等级模式。

第三步，如图4所示，重配置单元收到接口速率等级模式后，根据接口速率等级模式计算提供给PHY模块工作的本地参考时钟频率值的大小，参考时钟频率值可以影响接收字节同步、帧同步，及发送比特速率等；如接口速率等级模式为10G、2.5G、622M、155M，则将参考时钟设置成155.520000MHz或322.265625MHz，如接口速率等级模式为1G、100M，则将参考时钟设置成125MHz，参考时钟的设置通过时钟芯片的管理接口重配置完成。时钟芯片重配成功后再根据接口速率等级模式对PHY模块进行初始化，对PHY模块的接口工作速率等级模式、收发总线带宽等进行重配置，并通知复位管理单元。

第四步，复位管理单元根据重配置单元下发的控制信号及PHY模块的工作状态对PHY模块的进行复位，复位完成后PHY模块的工作状态处于预期的初始化状态。

第五步，PHY模块在复位处于初始化状态完成后开始工作，对数据进行锁定、同步和收发处理。

当PHY模块接收数据再次处于失同步状态，则重复第一步至第五步的执行过程。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (7)

1.一种接口速率自适应方法，所述方法基于接口速率自适应装置实现，其特征在于：所述装置主要包括监测控制单元、采样计算单元、重配置单元、复位管理单元以及PHY模块；

所述监测控制单元，可以监测所述PHY模块接口输入数据的同步状态；

所述采样计算单元，可以对所述PHY模块所述接口输入数据进行过采样并计算接口速率等级模式；

所述重配置单元，可以重配置时钟芯片提供给所述PHY模块工作的参考频率和所述PHY模块初始化状态；

所述复位管理单元，可以下发控制所述PHY模块工作状态的复位信号；

所述PHY模块，可以对数据进行收发，并同步所述接口输入数据和同步发送数据；

所述方法主要包括以下步骤：

第一步，数据输入时，监测控制单元监测PHY模块接口输入数据的同步状态；

第二步，当所述PHY模块接口输入数据失同步时，采样计算单元对所述PHY模块接口输入数据进行过采样并计算接口速率等级模式；

第三步，重配置单元根据所述接口速率等级模式重配置时钟芯片提供给所述PHY模块工作的参考频率和所述PHY模块的初始化状态；

第四步，复位管理单元下发控制所述PHY模块工作状态的复位信号，将所述PHY模块工作状态复位至所述初始化状态；

第五步，所述PHY模块同步所述接口输入数据和同步发送数据；

所述监测控制单元控制速率适配超时计时器启动，并实时判断所述速率适配超时计时器是否超时；若超时则输出速率匹配失败告警信号，表示不支持当前线路速率等级模式；

所述采样计算单元接收所述接口输入数据后复制两份数据分别输出至64倍过采样计算支路和10倍过采样计算支路；所述64倍过采样支路，采用10G线路专用参考时钟155.520000MHz或322.265625MHz的时钟进行采样；所述10倍过采样支路，采用1G线路专用参考时钟125MHz的时钟进行采样，用于1G、100M速率检测。

2.根据权利要求1所述的接口速率自适应方法，其特征在于：所述监测控制单元，可以控制速率适配超时计时器工作。

3.根据权利要求1所述的接口速率自适应方法，其特征在于：所述采样计算单元进行所述过采样后，将单比特的串行数据帧转换成多比特的并行数据帧；利用帧同步头对所述并行数据帧进行接口速率匹配计算，得到所述接口速率等级模式。

4.根据权利要求1-3任一项所述的接口速率自适应方法，其特征在于：所述装置的各功能单元和功能模块基于FPGA/ASIC来实现。

5.根据权利要求1所述的接口速率自适应方法，其特征在于：所述采样计算单元对所述接口输入数据过采样后，将单比特的串行数据帧转换成多比特的并行数据帧。

6.根据权利要求5所述的接口速率自适应方法，其特征在于：对所述并行数据帧的帧同步头搜索，搜到后标记所述帧同步头的位置，连续搜索相邻N个帧周期内的所述帧同步头，根据帧周期内标记的所述帧同步头个数计算所述接口速率等级模式，所述N>2。

7.根据权利要求5或6所述的接口速率自适应方法，其特征在于：所述速率自适应方法基于链路学习得到。

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