CN106713179A - 一种自适应速率配置方法及网元 - Google Patents

一种自适应速率配置方法及网元 Download PDF

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唐良建
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Abstract

本发明涉及通信技术领域，尤其涉及一种自适应速率配置方法及网元，用以实现在一套硬件实体中实现多种速率的切换，从而减少硬件实体的开销，包括：网元检测到物理层芯片与其它网元自协商后的协商速率，则将协商速率配置给所述网元的各网络接口，且各网络接口分别支持多种传输速率，本发明实施例中，各网络接口支持多种传输速率之间的切换，因而本发明实施例网元内只需要一套硬件实体，即可使用多种传输速率，因而更加节约硬件资源。

Description

一种自适应速率配置方法及网元
技术领域
本发明涉及通信技术领域，尤其涉及一种自适应速率配置方法及网元。
背景技术
在通信***中，不同网元之间，很多采用以太网传输通信信号，在不同的应用场景中，有不同的以太网带宽，为便于通信***灵活组网传输，要求通信***网元可适应不同带宽，这样不仅组网灵活，亦可削减组网成本。
传统通信***以太网设计中，一般是使用不同的硬件实体分别支持不同带宽，例如需要网元支持10M、100M及1000M传输速率时，则需要在网元内部设置三套硬件实体，分别支持10M、100M及1000M的传输速率。
这种传统的做法势必会造成占用过多资源，因为不同硬件实体之间仅仅是存在着传输速率的不同，而其它处理都是相同的，因而造成资源冗余，且不够灵活。
发明内容
本发明提供一种自适应速率配置方法及网元，用以实现在一套硬件实体中实现多种速率的切换，从而减少硬件实体的开销。
第一方面，本发明实施例提供一种自适应速率配置方法，包括：
网元的处理单元检测所述网元的物理层芯片的传输状态，所述物理层芯片用于与其他网元协商传输速率；
所述处理单元在所述传输状态发生变化后，获取所述物理层芯片的协商速率，并将所述协商速率配置给所述网元的各网络接口，使各网络接口更新传输速率，所述网络接口支持多种传输速率。
可选地，所述网元还包括数据传输单元，所述处理单元通过所述数据传输单元与所述物理层芯片连接；
所述处理单元将所述协商速率配置给所述网元的各网络接口，包括：
所述处理单元将所述协商速率配置给自身的网络接口；
所述处理单元将所述协商速率配置给所述数据传输单元，所述数据传输单元将所述协商速率配置给自身的网络接口。
可选地，所述处理单元包括与所述数据传输单元连接的第一网络接口、检测单元和第一配置单元，所述数据传输单元包括第二配置单元、与所述处理单元连接的第二网络接口、与所述物理层芯片连接的第三网络接口，所述检测单元分别与所述第一网络接口及所述第一配置单元连接，所述第一配置单元与所述第二配置单元连接，所述第二配置单元分别与所述第二网络接口和所述第三网络接口连接，所述第二网络接口和所述第三网络接口连接；
所述处理单元检测所述网元的物理层芯片的传输状态，包括：所述处理单元的所述检测单元检测所述网元的物理层芯片的传输状态；
所述处理单元将所述协商速率配置给自身的网络接口，包括：所述处理单元的所述检测单元将所述协商速率配置给所述第一网络接口；
所述数据传输单元将所述协商速率配置给自身的网络接口，包括：所述第二配置单元接收所述第一配置单元发送的所述协商速率，并将所述协商速率配置给所述第二网络接口和所述第三网络接口，所述第一配置单元的所述协商速率来自所述检测单元。
可选地，所述处理单元为MCU或FPGA。
可选地，所述处理单元为FPGA；所述FPGA内的网络接口的第一侧为125M时钟GMII接口，所述网络接口的第二侧为125M/25M/2.5M输出时钟可选的RGMII/MII接口，所述网络接口的第一侧用于对所述网元内部收发信号，所述网络接口的第二侧用于对网元外部收发信号；
所述协商速率为1000M，所述处理单元配置所述GMII接口为1个时钟传输1个数据；或者所述协商速率为100M，所述处理单元配置所述GMII接口为10个时钟传输1个数据；所述协商速率为10M，所述处理单元配置所述GMII接口为100个时钟传输1个数据。可选地，所述网络接口的第二侧为125M输出时钟，所述第二侧的网络接口为RGMII接口；或者
所述网络接口的第二侧为25M或2.5M输出时钟，所述第二侧的网络接口为MII接口。
可选地，所述处理单元为MCU；所述MCU内的网络接口由所述MCU内部网络接口硬核构成。
第二方面，本发明实施例提供一种网元，包括处理单元及物理层芯片，所述物理层芯片用于与其他网元协商传输速率；
所述处理单元，用于检测所述物理层芯片的传输状态，在所述传输状态发生变化后，获取所述物理层芯片的协商速率，并将所述协商速率配置给所述网元的各网络接口，使各网络接口更新传输速率，所述网络接口支持多种传输速率。
可选地，所述网元还包括数据传输单元，所述处理单元通过所述数据传输单元与所述物理层芯片连接；
所述处理单元，具体用于将所述协商速率配置给自身的网络接口；将所述协商速率配置给所述数据传输单元；
所述数据传输单元用于将所述协商速率配置给自身的网络接口。
可选地，所述处理单元包括与所述数据传输单元连接的第一网络接口、检测单元和第一配置单元，所述数据传输单元包括第二配置单元、与所述处理单元连接的第二网络接口、与所述物理层芯片连接的第三网络接口，所述检测单元分别与所述第一网络接口及所述第一配置单元连接，所述第一配置单元与所述第二配置单元连接，所述第二配置单元分别与所述第二网络接口和所述第三网络接口连接，所述第二网络接口和所述第三网络接口连接；
所述检测单元用于检测所述物理层芯片的传输状态，以及将所述协商速率配置给所述第一网络接口；
所述第一配置单元用户接受所述检测单元发送的所述协商速率，并发送给所述第二配置单元；
所述第二配置单元接收所述第一配置单元发送的所述协商速率，并将所述协商速率配置给所述第二网络接口和所述第三网络接口。
可选地，所述处理单元为微控制单元MCU或现场可编程门阵列FPGA。
可选地，所述处理单元为FPGA；所述FPGA内的网络接口的第一侧为125M时钟GMII接口，所述网络接口的第二侧为125M/25M/2.5M输出时钟可选的RGMII/MII接口，所述网络接口的第一侧用于对所述网元内部收发信号，所述网络接口的第二侧用于对网元外部收发信号；
所述协商速率为1000M，所述处理单元配置所述GMII接口为1个时钟传输1个数据；或者所述协商速率为100M，所述处理单元配置所述GMII接口为10个时钟传输1个数据；所述协商速率为10M，所述处理单元配置所述GMII接口为100个时钟传输1个数据。
可选地，所述网络接口的第二侧为125M输出时钟，所述第二侧的网络接口为RGMII接口；或者所述网络接口的第二侧为25M或2.5M输出时钟，所述第二侧的网络接口为MII接口。
可选地，所述处理单元为MCU；所述MCU内的网络接口由所述MCU内部网络接口硬核构成。
本发明实施例，网元检测到物理层芯片与其它网元自协商后的协商速率，则将协商速率配置给所述网元的网络接口，且网络接口支持多种传输速率，本发明实施例中，网络接口支持多种传输速率之间的切换，因而本发明实施例网元内只需要一套硬件实体，即可使用多种传输速率，因而更加节约硬件资源。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的网元结构示意图；
图2为本发明实施例提供的自适应速率配置方法流程图；
图3为本发明实施例提供的网元结构示意图；
图4为本发明实施例提供的网元结构示意图；
图5为本发明实施例提供的网元结构示意图；
图6为本发明实施例提供的网络接口示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如图1所示，为本发明实施例提供的网元结构示意图，网元包括处理单元和物理层芯片，其中，所述处理单元可以是微控制单元(Microcontroller Unit，MCU)或现场可编程门阵列(Field Programmable Gate Array，FPGA)；物理层芯片可与其他网元的物理层芯片进行速率协商，得到自适应速率，并对物理层芯片进行速率配置，本发明实施例中的物理层芯片支持10M、100M及1000M传输速率，并且物理层芯片可通过电接口或光接口与对端连接，以及处理单元可通过管理数据输入输出(Management Data Input/Output，MDIO)与物理层芯片连接。
下面结合说明书附图对本发明实施例作进一步详细描述。
如图2所示，为本发明实施例提供的自适应速率配置方法，包括：
步骤201、网元的处理单元检测所述网元的物理层芯片的传输状态，所述物理层芯片用于与其他网元协商传输速率；
步骤202、处理单元在传输状态发生变化后，获取物理层芯片的协商速率，并将协商速率配置给网元的各网络接口，使各网络接口更新传输速率，所述网络接口支持多种传输速率。
参考图3，为发明实施例提供的网元结构示意图，其中，处理单元内部包含第一网络接口，所述第一网络接口与所述物理层芯片的网络接口连接，用于实现数据的传输。
上述步骤201中，网元的处理单元检测网元的物理层芯片的传输状态，具体地，处理单元循环检测物理层芯片的状态，当状态发生变化则跳转至步骤202，否则一直循环检测。该步骤的一个优选实施例为启动一周期定时器，定时扫描物理层芯片端口的状态变化。
在上述步骤202中，处理单元将检测到的物理层芯片的协商速率配置给所述处理单元的所述第一网络接口。
如图4所示，本发明实施例还提供一种网元，所述网元包含处理单元，数据传输单元及物理层芯片，所述处理单元通过所述数据传输单元与所述物理层芯片连接；可选地，所述处理单元为MCU，所述数据传输单元为FPGA；或者所述处理单元为FPGA，所述数据传输单元为MCU。
因此，处理单元将获取的协商速率配置给自身的网络接口；以及将协商速率配置给数据传输单元，由数据传输单元将协商速率配置给自身的网络接口。
如图5所示，为本发明实施例提供的网元结构示意图，网元包括处理单元、数据传输单元和物理层芯片，其中，处理单元包括与数据传输单元连接的第一网络接口、检测单元和第一配置单元，数据传输单元包括第二配置单元、与处理单元连接的第二网络接口、与物理层芯片连接的第三网络接口，检测单元分别与第一网络接口及第一配置单元连接，第一配置单元与第二配置单元连接，第二配置单元分别与第二网络接口和第三网络接口连接，所述第二网络接口和所述第三网络接口连接。
检测单元检测物理层芯片的传输状态，并将获取到的协商速率配置给第一网络接口，以及将获取到的协商速率发送给第一配置单元。
第一配置单元将接收到的协商速率发送给第二配置单元。
第二配置单元接收第一配置单元发送的协商速率，并将协商速率配置给第二网络接口和第三网络接口。
本发明实施例中，当处理单元或者数据传输单元是MCU时，则MCU内的网络接口可由MCU内部网络接口硬核构成，此时，通过配置MCU网络接口相应寄存器即可实现不同速率切换。
例如，参考图5，当处理单元为MCU时，则第一网络接口可由MCU内部网络接口硬核构成；当数据传输单元为MCU时，则第二网络接口和第三网络接口可由MCU内部网络接口硬核构成。
当处理单元或者数据传输单元是FPGA时，网络接口可利用Verilog硬件语言实现网络接口转换。此时FPGA内的网络接口如图6所示，其中，图6为本发明实施例提供的FPGA网络接口示意图，图6所示的网络接口包含第一侧和第二侧，其中，网络接口的第一侧用于对网元内部收发信号，网络接口的第二侧用于对网元外部收发信号。
并且，网络接口的第一侧为125M时钟GMII(Gigabit Medium Independent，千兆媒体独立接口)接口，当协商速率为1000M，处理单元配置GMII接口为1个时钟传输1个数据，当协商速率为100M，处理单元配置GMII接口为10个时钟传输1个数据，当协商速率为10M，处理单元配置GMII接口为100个时钟传输1个数据，对于GMII接口的接收和发送，都按该方式进行配置。
网络接口的第二侧为125M/25M/2.5M输出时钟可选的RGMII(Reduced GigabitMedia Independent Interface，精简吉比特介质独立接口)/MII(Media IndependentInterface，介质无关接口)接口。当网络接口的第二侧为125M输出时钟时，第二侧的网络接口为RGMII接口；当网络接口的第二侧为25M或2.5M输出时钟，第二侧的网络接口为MII接口。
例如，参考图5，当处理单元为FPGA时，则第一网络接口结构如图6所示；当数据传输单元为FPGA时，则第二网络接口和第三网络接口结构如图6所示。
当然，在实际应用中，还有一种可选地实施方式为：对于图5所示任意一个网络接口，不管其是MCU的网络接口，还是FPGA的网络接口，都可以使用如图6所述的网络接口。本发明实施例对此不做限制。
本发明实施例中的各网络接口支持多种传输速率，且支持速率的切换，相较于现有技术中使用多个网络接口，每个网络接口只能使用一种固定的传输速率的方式，本发明实施例能够实现减少硬件开销，从而节约成本。
本发明是参照根据本发明实施例的方法、设备(***)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种自适应速率配置方法，其特征在于，包括：
网元的处理单元检测所述网元的物理层芯片的传输状态，所述物理层芯片用于与其他网元协商传输速率；
所述处理单元在所述传输状态发生变化后，获取所述物理层芯片的协商速率，并将所述协商速率配置给所述网元的各网络接口，使各网络接口更新传输速率，所述网络接口支持多种传输速率。
2.根据权利要求1所述的自适应速率配置方法，其特征在于，所述网元还包括数据传输单元，所述处理单元通过所述数据传输单元与所述物理层芯片连接；
所述处理单元将所述协商速率配置给所述网元的各网络接口，包括：
所述处理单元将所述协商速率配置给自身的网络接口；
所述处理单元将所述协商速率配置给所述数据传输单元，所述数据传输单元将所述协商速率配置给自身的网络接口。
3.根据权利要求2所述的自适应速率配置方法，其特征在于，所述处理单元包括与所述数据传输单元连接的第一网络接口、检测单元和第一配置单元，所述数据传输单元包括第二配置单元、与所述处理单元连接的第二网络接口、与所述物理层芯片连接的第三网络接口，所述检测单元分别与所述第一网络接口及所述第一配置单元连接，所述第一配置单元与所述第二配置单元连接，所述第二配置单元分别与所述第二网络接口和所述第三网络接口连接，所述第二网络接口和所述第三网络接口连接；
所述处理单元检测所述网元的物理层芯片的传输状态，包括：
所述处理单元的所述检测单元检测所述网元的物理层芯片的传输状态；
所述处理单元将所述协商速率配置给自身的网络接口，包括：
所述处理单元的所述检测单元将所述协商速率配置给所述第一网络接口；
所述数据传输单元将所述协商速率配置给自身的网络接口，包括：
所述第二配置单元接收所述第一配置单元发送的所述协商速率，并将所述协商速率配置给所述第二网络接口和所述第三网络接口，所述第一配置单元的所述协商速率来自所述检测单元。
4.根据权利要求1或2所述的自适应速率配置方法，其特征在于，所述处理单元为微控制单元MCU或现场可编程门阵列FPGA。
5.根据权利要求1所述的自适应速率配置方法，其特征在于，所述处理单元为FPGA；
所述FPGA内的网络接口的第一侧为125M时钟GMII接口，所述网络接口的第二侧为125M/25M/2.5M输出时钟可选的RGMII/MII接口，所述网络接口的第一侧用于对所述网元内部收发信号，所述网络接口的第二侧用于对网元外部收发信号；
所述协商速率为1000M，所述处理单元配置所述GMII接口为1个时钟传输1个数据；或者
所述协商速率为100M，所述处理单元配置所述GMII接口为10个时钟传输1个数据；
所述协商速率为10M，所述处理单元配置所述GMII接口为100个时钟传输1个数据。
6.根据权利要求5所述的自适应速率配置方法，其特征在于，所述网络接口的第二侧为125M输出时钟，所述第二侧的网络接口为RGMII接口；或者
所述网络接口的第二侧为25M或2.5M输出时钟，所述第二侧的网络接口为MII接口。
7.根据权利要求1所述的自适应速率配置方法，其特征在于，所述处理单元为MCU；
所述MCU内的网络接口由所述MCU内部网络接口硬核构成。
8.一种网元，其特征在于，包括处理单元及物理层芯片，所述物理层芯片用于与其他网元协商传输速率；
所述处理单元，用于检测所述物理层芯片的传输状态，在所述传输状态发生变化后，获取所述物理层芯片的协商速率，并将所述协商速率配置给所述网元的各网络接口，使各网络接口更新传输速率，所述网络接口支持多种传输速率。
9.根据权利要求8所述的网元，其特征在于，所述网元还包括数据传输单元，所述处理单元通过所述数据传输单元与所述物理层芯片连接；
所述处理单元，具体用于将所述协商速率配置给自身的网络接口；将所述协商速率配置给所述数据传输单元；
所述数据传输单元用于将所述协商速率配置给自身的网络接口。
10.根据权利要求9所述的网元，其特征在于，所述处理单元包括与所述数据传输单元连接的第一网络接口、检测单元和第一配置单元，所述数据传输单元包括第二配置单元、与所述处理单元连接的第二网络接口、与所述物理层芯片连接的第三网络接口，所述检测单元分别与所述第一网络接口及所述第一配置单元连接，所述第一配置单元与所述第二配置单元连接，所述第二配置单元分别与所述第二网络接口和所述第三网络接口连接，所述第二网络接口和所述第三网络接口连接；
所述检测单元用于检测所述物理层芯片的传输状态，以及将所述协商速率配置给所述第一网络接口；
所述第一配置单元用于接收所述检测单元发送的所述协商速率，并发送给所述第二配置单元；
所述第二配置单元接收所述第一配置单元发送的所述协商速率，并将所述协商速率配置给所述第二网络接口和所述第三网络接口。
11.根据权利要求8或9所述的网元，其特征在于，所述处理单元为MCU或FPGA。
12.根据权利要求8所述的网元，其特征在于，所述处理单元为FPGA；
所述FPGA内的网络接口的第一侧为125M时钟GMII接口，所述网络接口的第二侧为125M/25M/2.5M输出时钟可选的RGMII/MII接口，所述网络接口的第一侧用于对所述网元内部收发信号，所述网络接口的第二侧用于对网元外部收发信号；
所述协商速率为1000M，所述处理单元配置所述GMII接口为1个时钟传输1个数据；或者
所述协商速率为100M，所述处理单元配置所述GMII接口为10个时钟传输1个数据；
所述协商速率为10M，所述处理单元配置所述GMII接口为100个时钟传输1个数据。
13.根据权利要求12所述的网元，其特征在于，所述网络接口的第二侧为125M输出时钟，所述第二侧的网络接口为RGMII接口；或者
所述网络接口的第二侧为25M或2.5M输出时钟，所述第二侧的网络接口为MII接口。
14.根据权利要求8所述的网元，其特征在于，所述处理单元为MCU；
所述MCU内的网络接口由所述MCU内部网络接口硬核构成。
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