CN111092617A - 分频器电路 - Google Patents

分频器电路 Download PDF

Info

Publication number
CN111092617A
CN111092617A CN201911010706.5A CN201911010706A CN111092617A CN 111092617 A CN111092617 A CN 111092617A CN 201911010706 A CN201911010706 A CN 201911010706A CN 111092617 A CN111092617 A CN 111092617A
Authority
CN
China
Prior art keywords
signal
comparator
frequency
circuit
counter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911010706.5A
Other languages
English (en)
Other versions
CN111092617B (zh
Inventor
周楙轩
张智贤
沈瑞滨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN111092617A publication Critical patent/CN111092617A/zh
Application granted granted Critical
Publication of CN111092617B publication Critical patent/CN111092617B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
    • H03K21/406—Synchronisation of counters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle

Landscapes

  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Transmitters (AREA)

Abstract

一种分频器电路包括：计数器，用以回应于时脉信号的频率及频率比的计数器信号；以及补偿电路，耦接到计数器，并且用以产生输出信号。输出信号具有等于时脉信号的频率除以频率比的频率及大于1/r的工作循环，其中r是频率比。

Description

分频器电路
技术领域
本揭露是关于一种分频电路技术。
背景技术
锁相回路(Phase locked loops,PLL)通常在微控制器、解调器、振荡器、通讯***、或类似者中使用。锁相回路产生输出信号，此输出信号具有与所接收的输入信号的相位相关的相位。分频器是在锁相回路中的电路，此锁相回路接收具有第一频率的输入信号，并且产生具有第二频率的输出信号，此第二频率是第一频率的可除因数。
发明内容
本揭露提供一种分频器电路，包含：一计数器及一补偿电路。计数器用以产生回应于一时脉信号的频率及频率比的计数器信号。补偿电路耦接到该计数器，并且用以产生具有一频率和一工作循环的输出信号。补偿电路的频率等于时脉信号的频率除以频率比。工作循环大于1/r，其中r为上述的频率比。
附图说明
当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1是根据一些实施例的分频器电路的示意性方块图；
图2是根据一些实施例图示分频器电路的比较器电路的示例构造的图；
图3是根据一些实施例的通过分频器电路的比较器选择电路执行的示例演算法的流程图；
图4是根据一些实施例的分频器电路的示例电路实施方式的示意性电路图；
图5包括根据一些实施例的分频器电路中的各个信号在第一频率比处的时间图；
图6包括根据一些实施例的分频器电路中的各个信号在第二频率比处的时间图；
图7是根据一些实施例的包括分频器电路的锁相回路的方块示意图；
图8是根据一些实施例的方法的流程图。
【符号说明】
Div_out、Fc 信号
FVCO 频率
100 分频器电路
101 计数器
102 补偿电路
103 分频器
104 电压控制振荡器(VCO)
105 时脉信号
110 比较器电路
111 计数器信号
112 比较器选择电路
114 重定时电路
116、117 比较器输出信号
118、120 信号
122 输出信号
204、206、208 比较器
210 比较器电路
211 计数器信号
214、216、218 比较器输出信号
300 比较器选择电路
302、304、306、308、310、312 操作
320 错误信号
400 分频器电路
402 补偿电路
410 比较器电路
412 多工器
414 正反器
416 比较器输出信号
420 信号
422 输出信号
425 第一输入端
504、506、508、512、514、606、608、612、614 线
700 锁相回路
701 相位/频率侦测器(PFD)
702 电荷泵
703 回路滤波器
704 电压控制振荡器
705 分频器电路
800 方法
815、825、835、845 操作
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述部件、值、操作、材料、布置或类似者的具体实例以简化本揭示。当然，这些仅为实例且并不意欲为限制性。可以预期其他部件、值、操作、材料、布置或类似者。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。此外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指出所论述的各个实施例及/或构造之间的关系。
一或多个实施例描述了一种改进分频器电路的输出信号的工作循环的方法。工作循环是在一个信号循环期间信号是活动的时间周期与一个信号循环的总周期之间的比率。在一些电路构造中，当信号处于逻辑“高”状态时，信号是活动的。在其他电路构造中，当信号处于逻辑“低”状态时，信号是活动的。在高频率比处，分频器电路分开输入信号的频率以获得较低频率的输出信号，存有输出信号的工作循环变得过小的疑虑，在电路效能方面具有进一步不期望的后果。为了解决此种疑虑，在一些实施例中，补偿电路耦接到分频器电路中的计数器，并且用以产生一输出信号，此输出信号的频率等于输入信号的频率除以频率比。此输出信号亦具有由补偿电路补偿在规定范围内的工作循环，例如，大于1除以频率比。利用改进的工作循环，亦改进电路效能。在至少一个实施例中，补偿电路通过数个简单的逻辑门实施，而功率消耗或晶片面积无显著增加。
图1是根据一些实施例的分频器电路100的示意性方块图。分频器电路100包括计数器101及耦接到计数器101的补偿电路102。
在至少一个实施例中，计数器101是预存在的分频器103的内部计数器，此内部计数器使用计数器101的计数器信号来根据频率比产生分频信号。在至少一个实施例中，计数器101是独立式计数器。计数器101耦接到电压控制振荡器(voltage controlledoscillator,VCO)104以接收来自电压控制振荡器104的信号105。通过电压控制振荡器104产生的信号105操作为具有针对分频器电路100的频率FVCO的时脉信号。用于产生时脉信号105的其他来源是在各个实施例的范畴内。在图1中的示例构造中，频率比是从其他电路经由信号118输入计数器101中的可变整数值。在至少一个实施例中，将频率比嵌入或储存在计数器101中。计数器101包括用以从频率比递减计数计数器值的电路，例如，一或多个正反器。在本文描述的一些实施例中，从频率比递减计数意味着从等于频率比减一的值递减计数到零。例如，从频率比10递减计数在一些实施例中意味着从9递减计数到零。在递减计数构造中，计数器101回应于时脉信号105的每个完整循环而使计数器值递减一。计数器101的其他构造(例如，递增计数构造)是在各个实施例的范畴内。计数器值从计数器信号111中的计数器101输出(在图1中亦指出为信号Fc)。计数器信号111回应于时脉信号105的频率FVCO。
补偿电路102耦接到计数器101、接收指出频率比的信号118、并且用以产生输出信号Div_out，此输出信号具有等于时脉信号105的频率FVCO除以频率比的频率以及在规定范围内的工作循环，例如，大于1除以频率比。在图1中的示例构造中，补偿电路102包含多个比较器电路(通常称为110)、比较器选择电路112、及重定时电路114。在至少一个实施例中，省去重定时电路114。
比较器电路110耦接到计数器101的输出以接收计数器信号111。比较器电路110接收计数器信号111，此计数器信号指出计数器101的计数器值。比较器电路110具有不同阈值。每个比较器电路110用以将计数器信号111中的计数器值与对应阈值进行比较，并且回应此比较而输出对应的比较器输出信号。例如，每个比较器电路110的比较器输出信号的逻辑位准例如回应于计数器信号111的计数器值达到对应阈值而从逻辑“高”切换到逻辑“低”。因为比较器电路110具有不同阈值，所以比较器输出信号(在图1中示意性地指出为116、117)将随着计数器值由计数器101计数而切换其在不同时间的逻辑位准。具有在不同时间下切换的逻辑位准的比较器输出信号116、117选择性地用于自动调节或补偿来自如本文描述的分频器电路100的输出信号的工作循环。
比较器选择电路112耦接到比较器电路110的输出以接收比较器输出信号116、117，并且用以从比较器输出信号116、117中选择对应于频率比的比较器输出信号。在图1中的示例构造中，频率比是从其他电路经由信号118输入比较器选择电路112中的可变整数值。在至少一个实施例中，将频率比嵌入或储存在比较器选择电路112中。比较器选择电路112具有多个不同的数值范围，这些数值范围对应于从比较器电路110接收的比较器输出信号116、117。回应于落入多个不同的数值范围之中的一数值范围的频率比，比较器选择电路112选择对应于含有频率比的数值范围的比较器输出信号。所选择的比较器输出信号通过比较器选择电路112输出为信号120。信号120的频率等于FVCO除以频率比。通过使对应于所选择的比较器输出信号的比较器电路110的阈值除以频率比来获得信号120的工作循环。
具体而言，当经由信号118输入的频率比具有第一较低值r1时，此第一较低值落入比较器选择电路112的第一较低数值范围中，比较器选择电路112选择对应于在比较器电路110的不同阈值之中的第一较低阈值Th1的比较器输出信号116，并且输出比较器输出信号116作为信号120。在此情况下，信号120的工作循环是Th1/r1。相比之下，在频率比的相同值r1处，来自根据其他方法的分频器的输出信号的工作循环是1/r1，亦即，低于Th1/r1，因为Th1大于1。
类似地，当经由信号118输入的频率比具有第二较高值r2时，此第二较高值落入比较器选择电路112的第二较高数值范围中，比较器选择电路112选择对应于在比较器电路110的不同阈值之中的第二较高阈值Th2的比较器输出信号117，并且输出比较器输出信号117作为信号120。在此情况下，信号120的工作循环是Th2/r2，其中Th2>Th1并且r2>r1。相比之下，在频率比的相同值r2处，来自根据其他方法的分频器的输出信号的工作循环是1/r2，亦即，低于Th2/r2，因为Th2大于1。
由此，在相同频率比处，与来自根据其他方法的分频器的输出信号的工作循环相比，补偿(亦即，增加)根据一些实施例的信号120的工作循环。
另外，回应于频率比的值，例如，r1或r2，在一些实施例中可能将信号120的对应工作循环(例如，Th1/r1或Th2/r2)自动地调节在适用于分频器电路100及/或接收信号120的其他电路的电路效能的具体范围内。在至少一个实施例中通过选择比较器电路110的适当阈值Th1、Th2等等及/或于此比较器选择电路112选择对应于如本文描述的频率比的比较器输出信号的适当数值范围，来在频率比的各个值处达成信号120的工作循环的具体范围。在至少一个实施例中，信号120的工作循环的具体范围是在25-50％之间。
在至少一个实施例中，省去重定时电路114，并且将信号120输出为分频器电路100的输出信号。然而，在一些情况下，一或多个计数器101、比较器电路110及比较器选择电路112导致了在时脉信号105与信号120之间的不良的延迟或相移。具体而言，具有时脉信号105的上升缘的相位从信号120的上升缘偏移的疑虑。此种疑虑通过在根据一些实施例的分频器电路100中包括重定时电路114来解决。重定时电路114耦接到比较器选择电路112的输出，并且用以接收时脉信号105。重定时电路114用以回应于时脉信号105的频率、以及由比较器选择电路112输出作为信号120的所选择比较器输出信号而产生输出信号122。例如，重定时电路114用以同步信号120与时脉信号105以产生输出信号122(在图1中亦指出为信号Div_out)。输出信号122基本上是时间(或相位)偏移的信号120，使得其上升缘与时脉信号105的上升缘重合。在一些实施例中，在时脉信号105与信号120之间的延迟或相移小于时脉信号105的一个时脉循环。因此，当信号120与时脉信号105同步并且通过重定时电路114输出为输出信号122时，输出信号122与输入时脉信号105只延迟一个时脉循环。因此，分频器电路100及/或接收输出信号122的其他电路的处理速度实质上不受影响。
图2是根据一些实施例图示分频器电路的比较器电路210的示例构造的图。在至少一个实施例中，比较器电路210对应于分频器电路100中的比较器电路110。比较器电路210耦接以接收计数器信号211。在至少一个实施例中，计数器信号211对应于关于图1描述的计数器信号111。在计数器信号211中的计数器值的十进制及二进制表示在图2中以表形式呈现。在图2中的示例构造中，计数器信号211具有五个位元C[0]-C[4]，这些位元表示呈二进制形式的在0与15之间的计数器值。
比较器电路210包括多个比较器204、206、208，例如，在图2中的示例构造中的三个比较器。每个比较器204、206、208是耦接以接收计数器信号211的不同位元集合的或逻辑门。输入比较器204、206、208的不同位元集合表示比较器204、206、208的不同阈值，并且对应于关于图1描述的比较器电路110的不同阈值。
例如，比较器204是将计数器信号211的位元C[1]-C[4]接收为输入的或逻辑门。当位元C[1]-C[4]的任一者处于逻辑“高”时，亦即，当在计数器信号211中的计数器值大于或等于2时，在比较器204的输出处的比较器输出信号214处于逻辑“高”(亦即，“1”)。换言之，比较器204具有阈值2，并且在本文中亦称为“＞2比较器”。
比较器206是将计数器信号211的位元C[2]-C[4]接收为输入的或逻辑门。当位元C[2]-C[4]的任一者处于逻辑“高”时，亦即，当在计数器信号211中的计数器值大于或等于4时，在比较器206的输出处的比较器输出信号216处于逻辑“高”(亦即，“1”)。换言之，比较器206具有阈值4，并且在本文中亦称为“＞4比较器”。
比较器208是将计数器信号211的位元C[3]-C[4]接收为输入的或逻辑门。当位元C[3]-C[4]的任一者处于逻辑“高”时，亦即，当在计数器信号211中的计数器值大于或等于8时，在比较器208的输出处的比较器输出信号218处于逻辑“高”(亦即，“1”)。换言之，比较器208具有阈值8，并且在本文中亦称为“＞8比较器”。
比较器204、206、208亦称为二的幂比较器，因为其阈值可以2j形式呈现(2的j次方)，其中j是整数。为了适应较高频率比及相关联的较高计数器值，在一些实施例中，计数器信号211具有大于5个位元及/或更多二的幂比较器，诸如“＞16比较器”、“＞32比较器”等等包括在比较器电路210中。
在图2中的示例构造中，由于在计数器信号211中的计数器值从频率比递减计数或递减，比较器输出信号214、216、218将切换其在不同时间下的逻辑位准，亦即，首先当计数器值递减到7时，比较器输出信号218将从逻辑“高”切换到逻辑“低”，随后当计数器值递减到3时，比较器输出信号216将从逻辑“高”切换到逻辑“低”，并且接着当计数器值递减到1时，比较器输出信号214将从逻辑“高”切换到逻辑“低”。在至少一个实施例中，比较器输出信号214、216、218对应于比较器输出信号116、117，并且输出到关于图1描述的比较器选择电路。所描述的使用经构造为二的幂比较器的或逻辑门的构造是实例。其他比较器构造是在各个实施例的范畴内。例如，在一些实施例中实施除了或逻辑门之外的比较器，及/或在至少一个实施例中实施除了2j之外的阈值。
图3是根据一些实施例的通过分频器电路的比较器选择电路300执行的示例演算法的流程图。在至少一个实施例中，比较器选择电路300对应于关于1图描述的比较器选择电路112，并且用以接收表示频率比的信号。在图3中的示例构造中，比较器选择电路300用以从多个二的幂比较器接收比较器输出信号，诸如“＞4比较器”、“＞8比较器”、“＞16比较器”、“＞32比较器”，类似于关于图2描述的比较器204、206、208。比较器选择电路300具有对应于输入比较器选择电路300中的比较器输出信号的多个不同的数值范围，并且用以选择及输出对应于含有此频率比的数值范围的比较器输出信号。所选择的比较器输出信号通过比较器选择电路300输出，并且在一些实施例中，对应于关于图1描述的信号120。
例如，于操作302，比较器选择电路300决定频率比是否是大于或等于8且小于或等于15的值。若频率比大于或等于8且小于或等于15(来自操作302的是)，则比较器选择电路300于操作304从待输出的“＞4比较器”选择对应的比较器输出信号。换言之，比较器选择电路300具有从8至15的第一数值范围，此第一数值范围对应于来自“＞4比较器”的第一比较器输出信号。
于操作306(来自操作302的否)，比较器选择电路300决定频率比是否是大于或等于16且小于或等于31的值。若频率比大于或等于16且小于或等于31(来自操作306的是)，则比较器选择电路300于操作308从待输出的“＞8比较器”选择对应的比较器输出信号。换言之，比较器选择电路300具有从16至31的第二数值范围，此第二数值范围对应于来自“＞8比较器”的第二比较器输出信号。
于操作310(来自操作306的否)，比较器选择电路300决定频率比是否是大于或等于32且小于或等于63的值。若频率比大于或等于32且小于或等于63(来自操作310的是)，则比较器选择电路300于操作312从待输出的“＞16比较器”选择对应的比较器输出信号。换言之，比较器选择电路300具有从32至63的第三数值范围，此第三数值范围对应于来自“＞16比较器”的第三比较器输出信号。所描述的比较器选择电路300的数值范围是非重叠的并且可呈现为从2k至(2k+1-1)，其中k是整数。所描述的数值范围的格式及/或具体数目是实例。其他构造是在各个实施例的范畴内。
于操作312(来自操作310的否)，比较器选择电路300决定频率比是大于63的值，亦即，超出比较器选择电路300及/或其中包括比较器选择电路300的分频器电路的操作频率比范围，并且比较器选择电路300输出错误信号320。在一些实施例中，当频率比由计数器或外部电路控制为在操作频率比范围内时，省去操作312。在图3中的示例构造中，比较器选择电路300及/或其中包括比较器选择电路300的分频器电路不用以在1-7之间的频率比处操作，由此，在比较器选择电路300中省去在1与7之间的数值范围。为了适应与在图2的示例构造中描述者相比更高或更低的频率比，比较器选择电路300用以接收更多或更少比较器输出信号及/或包括更多或更少数值范围。在一些实施例中，用以执行关于图3描述的演算法的任何逻辑电路可用作比较器选择电路300。在至少一个实施例中，比较器选择电路300包含多工器。
图4是根据一些实施例的分频器电路400的示例电路实施方式的示意性电路图。分频器电路400包括计数器101及耦接到计数器101的补偿电路402。在至少一个实施例中，补偿电路402对应于关于图1描述的补偿电路102。补偿电路402包括多个比较器(共同称为比较器电路410)、多工器412、及正反器414。在至少一个实施例中，比较器电路410对应于比较器电路110，多工器412对应于比较器选择电路112，并且正反器414对应于关于图1描述的重定时电路114。
在本文描述的示例实施方式中，比较器电路410包括对应于关于图2描述的彼等的二的幂比较器，并且多工器412用以执行对应于关于图3描述者的演算法。更具体而言，将计数器信号111的不同位元集合输入比较器电路410中，并且将比较器电路410的比较器输出信号416输入多工器412中。多工器412经由信号118接收频率比，并且选择其中一对应于频率比的比较器输出信号416作为一个输出信号420，在一些实施例中，此信号对应于关于图1描述的信号120。
正反器414(例如，边缘触发正反器)具有用以接收时脉信号105的第一输入端425、用以接收由多工器412输出的信号420的第二输入端(亦即，D输入端)、及用以输出输出信号422的输出端(亦即，Q输出端)。在至少一个实施例中，正反器414用以同步从多工器412输出的信号420与时脉信号105，并且由正反器414输出的输出信号422对应于关于图1描述的输出信号122。关于图5及图6描述在各个频率比值处的分频器电路400的示例操作。
图5包括根据一些实施例的分频器电路400中的各个信号在第一频率比处的时间图。例如，第一频率比是10。将信号105(在图5中指出为FVCO)输入计数器101中，此计数器亦接收指出频率比10的信号118(未在图5中图示)。计数器101开始从频率比递减计数。如本文所描述，从频率比10递减计数意味着从9递减计数到零，并且计数器101于501开始从9计数。于501，计数器101的计数器信号111(其中计数器值从9递减计数)在图5中指出为信号Fc。频率比10亦输入多工器412，此多工器决定频率比10落入从8至15的数值范围中，并且在比较器电路410的比较器输出信号之中根据关于图3描述的演算法选择“＞4比较器”的比较器输出信号。所选择的“＞4比较器”的“阈值＝4”在图5中指出。如关于图2描述，当计数器值在阈值4之下递减时，所选择的“＞4比较器”的所选择比较器输出信号从对应于不活动状态的逻辑“高”切换到对应于活动状态的逻辑“低”。换言之，当计数器值是3、2、1及零时，所选择的“＞4比较器”的所选择比较器输出信号在逻辑“低”处是活动的。所选择的此比较器输出信号从多工器412输出、通过正反器414与时脉信号105同步、并且从正反器414输出作为输出信号422，此输出信号在图5中指出为信号Div_out。亦在图5中指出在其他方法中的不包括补偿电路的分频器电路的比较输出信号Div_out_old。
针对比较输出信号Div_out_old，线504指出信号Div_out及信号Div_out_old二者的一个循环的总周期。当信号Div_out_old是不活动时，线506指出在一个循环中的总“关闭”时间，并且当信号Div_out_old是活动时，线508指出在一个循环中的总“开启”时间。将信号Div_out_old的工作循环定义为总“开启”时间(如线508所示)除以总周期(如线504所示)或作为(1/频率比)x100％、或针对频率比10为10％。当计数器值达到零时，信号Div_out_old的受限工作循环通过仅在FVCO的一个循环中当计数器值到达零时信号Div_out_old在逻辑“低”处为活动而导致。
针对在根据一些实施例的示例构造中的输出信号Div_out，当信号Div_out是不活动时，线512指出在一个循环中的总“关闭”时间，并且当信号Div_out是活动时，线514指出在一个循环中的总“开启”时间。将信号Div_out的工作循环定义为总“开启”时间(如线514所示)除以总周期(如线504所示)，或作为(阈值/频率比)x100％。于阈值4(对应于所选择的“＞4比较器”)及频率比10，信号Div_out的工作循环是40％，亦即，高于比较输出信号的10％的工作循环。信号Div_out的工作循环的增加通过当计数器值处于在阈值4之下的3、2、1及零，亦即，在FVCO的四个循环期间，信号Div_out在逻辑“低”处是活动而导致。
可以从图5看到，输出信号Div_out及比较输出信号Div_out_old均具有一个循环的相同总周期(如线504所示)，并且由此具有通过时脉信号105(或FVCO)的频率除以频率比而获得的相同频率。例如，于200MHz的FVCO及频率比10处，信号Div_out及信号Div_out_old均具有20Mhz的频率。然而，归因于10％的受限工作循环，信号Div_out_old的脉冲宽度(亦即，线508)是仅5ns。相比之下，利用40％较高工作循环，于20ns，信号Div_out的脉冲宽度(亦即，线514)是四倍宽。
根据一些实施例的信号Div_out的较高工作循环及相关联的较宽脉冲宽度确保分频器电路100/400及/或从分频器电路100/400接收输出信号的其他电路的电路效能。例如，当将来自分频器电路的输出信号供应到位准偏移器时，来自分频器电路的输出信号的脉冲宽度是位准偏移器在两个电压位准之间切换其输出的时间周期。当在位准偏移器的两个电压位准之间的电压差是相对高(例如，1.8V，与分频器电路的输出处的0.75V相比)时，来自其他方法中的分频器电路的输出信号(诸如比较信号Div_out_old)的窄脉冲宽度可能不足以用于位准偏移器完全或成功地从一个电压位准切换到另一个。因此，位准偏移器的操作变得不准确或甚至失败。相比之下，来自根据一些实施例的分频器电路的输出信号(诸如信号Div_out)的脉冲宽度是宽于信号Div_out_old若干倍，并且由此提供足够时间用于位准偏移器完全或成功地从一个电压位准切换到另一个。如关于图6描述，于较高频率比，根据一些实施例的分频器电路的此优点变得甚至更显而易见。
图6包括根据一些实施例的分频器电路400中的各个信号在第二频率比处的时间图。例如，第二频率比是120。与图5中的200MHz相比，于20MHz的相同频率下，在分频器电路的输出处，但具有的较高的频率比120，时脉信号105的频率是2400MHz。为了简便，在图6中省去时脉信号105(或FVCO)。计数器101从频率比120递减计数。如本文所描述，从频率比120递减计数意味着从119递减计数到零。计数器101的计数器信号111(其中计数器值从119递减计数)在图6中指出为信号Fc。频率比120亦输入多工器412，此多工器决定频率比120落入从64至127的数值范围中，并且根据与关于图3描述者类似的演算法在比较器电路410的比较器输出信号之中选择“＞32比较器”的比较器输出信号。所选择的“＞32比较器”的“阈值＝32”在图6中指出。以与图2类似的方式，当计数器值在阈值32之下递减时，所选择的“＞32比较器”的所选择比较器输出信号从对应于不活动状态的逻辑“高”切换到对应于活动状态的逻辑“低”。换言之，当计数器值是31、30、...及零时，所选择的“＞32比较器”的所选择比较器输出信号在逻辑“低”处是活动的。所选择的此比较器输出信号从多工器412输出、通过正反器414与时脉信号105同步、并且从正反器414输出作为输出信号422，此输出信号在图6中指出为信号Div_out。在其他方法中的不包括补偿电路的分频器电路的比较输出信号Div_out_old亦在图6中指出。
针对比较输出信号Div_out_old，线504指出信号Div_out及信号Div_out_old二者的一个循环的总周期。当信号Div_out_old是不活动时，线606指出在一个循环中的总“关闭”时间，并且当信号Div_out_old是活动时，线608指出在一个循环中的总“开启”时间。将信号Div_out_old的工作循环定义为总“开启”时间(如线608所示)除以总周期(如线504所示)或作为(1/频率比)x100％、或针对频率比120为0.83％。当计数器值达到零时，信号Div_out_old的受限工作循环通过仅在FVCO的一个循环(未在图6中图示)中信号Div_out_old在逻辑“低”处为活动而导致。
针对在根据一些实施例的示例构造中的输出信号Div_out，当信号Div_out是不活动时，线612指出在一个循环中的总“关闭”时间，并且当信号Div_out是活动时，线614指出在一个循环中的总“开启”时间。将信号Div_out的工作循环定义为总“开启”时间(如线614所示)除以总周期(如线504所示)，或作为(阈值/频率比)x100％。于阈值32(对应于所选择的“＞32比较器”)及信号120的频率比，信号Div_out的工作循环是(32/120)x100％或26.7％，亦即，远高于比较输出信号的0.83％的工作循环。信号Div_out的工作循环的增加通过当计数器值处于在阈值32之下的31、30、...及零，亦即，在FVCO的32个循环(未在图6中图示)期间，信号Div_out在逻辑“低”处是活动而导致。
可以从图6看到，归因于0.83％的非常受限的工作循环，在时脉信号105的1200Mhz的频率处，比较输出信号Div_out_old的脉冲宽度(亦即，线608)是仅416ps，亦即，小于半纳秒。信号Div_out_old的此种极窄脉冲宽度非常容易致使经耦接以接收信号Div_out_old的位准偏移器的操作失败。相比之下，利用26.7％的较高工作循环，信号Div_out的脉冲宽度(亦即，线614)是约13.4ns，亦即，宽于信号Div_out_old的脉冲宽度32倍，由此确保位准偏移器或经耦接以接收信号Div_out的其他电路的电路效能。
在一些实施例中，通过适当地选择比较器电路110/410的阈值及/或于此比较器选择电路112或多工器412选择对应于频率比的比较器输出信号的数值范围，可能在各个频率比值处输出具有在具体范围(例如，在25-50％之间)中信号Div_out的工作循环。25-50％的具体范围是工作循环的期望范围的实例，其中经耦接以从根据一些实施例的分频器电路接收输出信号的其他电路用以最佳地操作及/或产生可靠处理。其他工作循环范围可在至少一个实施例中通过适当地选择比较器电路110/410的阈值及/或如本文所描述的比较器选择电路112或多工器412的数值范围来达成。
在一些实施例中，补偿电路102/402通过数个标准逻辑元件(此或逻辑门、多工器、正反器等)实施。因此，在至少一个实施例中可忽略不计对功率消耗及/或晶片面积的额外需求。
在一些实施例中，在补偿电路102/402中的比较器电路110/140及比较器选择电路112/多工器412的逻辑元件致使总延迟或相移小于时脉信号105的一个时脉循环。在通过重定时电路114/正反器414与时脉信号105同步之后，分频器电路100/400的输出信号Div_out从时脉信号105延迟仅一个时脉循环。因此，在至少一个实施例中不显著影响分频器电路100/400及/或接收信号Div_out的其他电路的处理速度。
在一些实施例中，重定时电路114/正反器414用以同步信号Div_out与如本文描述的时脉信号105。因此，可能获得在至少一个实施例中是无故障的信号Div_out。
在一些实施例中，补偿电路102/402及/或整个分频器电路100/400的构造是独立于制造制程、供应电压、及温度(PVT)变化或不受这些影响。
在一些实施例中，给定意欲频率比范围，例如，通过适当地选择比较器电路110/410的阈值及/或比较器选择电路112或多工器412的数值范围以在意欲频率比范围中的任何频率比处提供期望信号Div_out的工作循环，可能设计补偿电路102/402的构造。
根据一些实施例的分频器电路可适用于其中期望分频信号的各种电路。关于图7描述使用根据一些实施例的分频器电路的示例电路。
图7是根据一些实施例的锁相回路700的示意性方块图。锁相回路700包括均在封闭回路中耦接的相位/频率侦测器(phase/frequency detector,PFD)701、电荷泵702、回路滤波器703、电压控制振荡器704及分频器电路705。在至少一个实施例中，分频器电路705对应于分频器电路100及/或分频器电路400。将输入信号FIN连同来自分频器电路705的信号Div_out输入相位/频率侦测器701中。输入信号FIN传播经过电荷泵702、回路滤波器703、及电压控制振荡器704。在至少一个实施例中，电压控制振荡器704对应于关于图1描述的电压控制振荡器104。具有频率FVCO的时脉信号FOUT通过电压控制振荡器704输出并且输入分频器电路705中，此分频器电路705产生具有通过FVCO除以如本文描述的频率比获得的频率的信号Div_out。除了分频器电路705的操作之外，锁相回路700以在本领域中理解的方式操作，并且在本文中省去锁相回路700的其他部件的操作的详细描述。
图8是根据一些实施例的方法800的流程图。在至少一个实施例中，方法800通过分频器电路100及/或分频器电路400来执行。
于操作815，回应于时脉信号的频率及频率比，产生计数器信号。例如，如关于图1描述，回应于时脉信号105的频率FVCO及频率比，计数器信号111通过计数器101产生。
于操作825，回应于计数器信号及多个不同阈值而产生多个比较器输出信号。例如，如关于图1或图4描述，回应于计数器信号111及多个不同阈值，通过比较器电路110或410产生多个比较器输出信号116-117或145。在另一实例中，如关于图2描述，分别回应于计数器信号111及多个不同阈值2、4、8，通过比较器204、206、208产生多个比较器输出信号214、216、218。
于操作835，从多个比较器输出信号选择对应于频率比的比较器输出信号。例如，如关于图1或图4描述，比较器选择电路112或多工器412从多个比较器输出信号116-117或比较器输出信号416中选择对应于经由信号118输入的频率比的比较器输出信号。在另一实例中，如关于图3描述，比较器选择电路300基于对应于多个比较器输出信号的多个数值范围选择对应于频率比的比较器输出信号。
于操作845，输出回应于时脉信号的频率及所选择的比较器输出信号的输出信号，例如，作为关于图1或图4描述的信号120、122或信号Div_out。
在至少一个实施例中，自动地执行所有操作815、825、835、845而无需使用者输入或介入。
所描述的方法及演算法包括示例操作，但其等并非必须以所示次序执行。根据本揭示的实施例的精神及范畴，可适当地添加、替代、交换次序、及/或消除操作。结合不同特征的实施例及/或不同实施例是在本揭示的范畴内并且在回顾本揭示之后对于本领域技术人员将显而易见。
在一些实施例中，一种分频器电路包含：计数器，用以回应于时脉信号的频率及频率比产生计数器信号；以及补偿电路，耦接到计数器，并且用以产生输出信号。输出信号具有等于时脉信号的频率除以频率比的频率及大于1/r的工作循环，其中r是频率比。
在一些实施例中，补偿电路包含多个比较器电路，比较器电路耦接到计数器的一输出、具有多个不同阈值、并且用以回应于计数器信号及不同阈值产生多个比较器输出信号。
在一些实施例中，比较器电路包含多个或逻辑门。
在一些实施例中，补偿电路进一步包含一比较器选择电路，比较器选择电路耦接到比较器电路的输出，并且用以从比较器输出信号中选择对应于该频率比的一比较器输出信号。
在一些实施例中，比较器选择电路具有对应于比较器输出信号的多个不同数值范围；以及比较器选择电路用以回应于落入不同数值范围之中的一数值范围中的频率比，选择及输出对应于该数值范围的该比较器输出信号。
在一些实施例中，比较器选择电路包含一多工器。
该补偿电路进一步包含一重定时电路，重定时电路耦接到比较器选择电路的一输出、并且用以回应于时脉信号的频率及所选择的比较器输出信号产生输出信号。
该重定时电路包含一正反器，正反器具有：一第一输入端，用以接收时脉信号；一第二输入端，耦接到比较器选择电路的输出以接收所选择的比较器输出信号；以及一输出端，用以输出输出信号。
在根据一些实施例的方法中，回应于时脉信号的频率及频率比产生计数器信号。回应于计数器信号及多个不同阈值产生多个比较器输出信号。从多个比较器输出信号选择对应于频率比的比较器输出信号。回应于时脉信号的频率及所选择的比较器输出信号的输出输出信号。
在一些实施例中，比较器输出信号的每一者的逻辑位准回应于计数器信号的计数器值达到在不同阈值之中的一对应阈值而切换。
在一些实施例中，不同阈值的每一者是2j，其中j是一整数。
在一些实施例中，比较器输出信号对应于多个不同数值范围。在选择比较器输出信号中，回应于落入不同数值范围之中的一数值范围中的频率比，选择对应于数值范围的比较器输出信号以对应于该频率比。
在一些实施例中，不同数值范围包含多个非重叠数值范围。
在一些实施例中，不同数值范围的每一者是从2k至(2k+1-1)，其中k是一整数。
在一些实施例中，在输出输出信号的步骤中，所选择的比较器输出信号与时脉信号同步以产生输出信号，输出信号具有：等于该时脉信号的该频率除以该频率比的频率以及一工作循环，该工作循环等于对应于所选择的该比较器输出信号除以该频率比的该阈值。
在一些实施例中，输出信号的工作循环是在百分之二十五与百分之五十之间。
在一些实施例中，一种用于分频器电路的补偿电路包含多个比较器电路、比较器选择电路及重定时电路。多个比较器电路具有多个不同阈值，该些比较器电路用以接收对应于时脉信号的频率及频率比的计数器信号，并且回应于计数器信号及多个不同阈值而产生多个比较器输出信号。比较器选择电路耦接到多个比较器电路的输出，并且用以从多个比较器输出信号中选择对应于频率比的比较器输出信号。重定时电路耦接到比较器选择电路的输出，并且用以接收时脉信号以及回应于时脉信号的频率及所选择的比较器输出信号而产生输出信号。
在一些实施例中，比较器电路包含多个或逻辑门，或逻辑门耦接到计数器信号的多个不同位元集合；以及该些不同位元集合对应于该些不同阈值，每个阈值是2j，其中j是一整数。
在一些实施例中，比较器选择电路包含一多工器，多工器具有耦接到该些比较器电路的对应输出的多个输入。该多工器具有多个不同数值范围，每个数值范围是从2k至(2k +1-1)，其中k是一整数。多工器用以回应于该频率比落入不同数值范围之中的一数值范围中，选择及输出对应于该数值范围的该比较器输出信号至该重定时电路。
在一些实施例中，重定时电路包含一正反器，正反器具有第一输入端、第二输入端及输出端。第一输入端用以接收该时脉信号。第二输入端耦接到该比较器选择电路的该输出，以接收所选择的比较器输出信号。输出端用以输出作为与该时脉信号同步所选择的该比较器输出信号的输出信号。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下产生本文的各种变化、取代及更改。

Claims (1)

1.一种分频器电路，其特征在于，包含：
一计数器，用以回应于一时脉信号的一频率及一频率比产生一计数器信号；以及
一补偿电路，耦接到该计数器，并且用以产生一输出信号，该输出信号具有：
一频率，该输出信号的该频率等于该时脉信号的该频率除以该频率比，以及
一工作循环，该工作循环大于1/r，其中r是该频率比。
CN201911010706.5A 2018-10-23 2019-10-23 分频器电路、用于分频器电路的方法及补偿电路 Active CN111092617B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862749461P 2018-10-23 2018-10-23
US62/749,461 2018-10-23
US16/597,295 US10924125B2 (en) 2018-10-23 2019-10-09 Frequency divider circuit, method and compensation circuit for frequency divider circuit
US16/597,295 2019-10-09

Publications (2)

Publication Number Publication Date
CN111092617A true CN111092617A (zh) 2020-05-01
CN111092617B CN111092617B (zh) 2024-05-14

Family

ID=70280004

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911010706.5A Active CN111092617B (zh) 2018-10-23 2019-10-23 分频器电路、用于分频器电路的方法及补偿电路

Country Status (3)

Country Link
US (3) US10924125B2 (zh)
CN (1) CN111092617B (zh)
TW (1) TWI791914B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10924125B2 (en) * 2018-10-23 2021-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Frequency divider circuit, method and compensation circuit for frequency divider circuit
CN110830041B (zh) * 2019-11-25 2023-09-15 上海华力微电子有限公司 占空比50%的连续整数分频器及包括其的锁相环电路
TWI786532B (zh) * 2021-02-02 2022-12-11 大陸商星宸科技股份有限公司 除頻器電路
TW202311891A (zh) * 2021-09-09 2023-03-16 韓商愛思開海力士有限公司 時脈產生裝置、控制器以及儲存裝置

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4179670A (en) * 1977-02-02 1979-12-18 The Marconi Company Limited Frequency synthesizer with fractional division ratio and jitter compensation
JP3005549B1 (ja) * 1998-10-15 2000-01-31 東北日本電気株式会社 Ｐｌｌ回路及びそのｐｌｌ同期方法
TW402840B (en) * 1997-04-28 2000-08-21 Lg Semicon Co Ltd Frequency generator
US6115442A (en) * 1996-06-10 2000-09-05 Sgs-Thomson Microelectronics S.A. Programmable divider and a method for dividing the frequency of a pulse train
TW494637B (en) * 2000-01-06 2002-07-11 Philsar Semiconductor Inc Linear low noise phase locked loop frequency synthesizer using controlled divider pulse widths
CN1496604A (zh) * 2001-03-14 2004-05-12 �������ɭ 压控振荡器的自动调谐
CN1611005A (zh) * 2001-10-31 2005-04-27 英特尔公司 用于定时恢复***的定时抖动频率检测器
US20060203954A1 (en) * 2004-11-30 2006-09-14 Ashish Panpalia Programmable frequency divider
TW200812238A (en) * 2006-08-25 2008-03-01 Star Semiconductor Corp Programmable frequency divider with 50% duty cycle
CN101218745A (zh) * 2005-07-14 2008-07-09 慧国(上海)软件科技有限公司 频率合成器的自适应性频率校正器
US20100128836A1 (en) * 2008-11-21 2010-05-27 Wyn Terence Palmer Symmetry corrected high frequency digital divider
US7881422B1 (en) * 2008-07-10 2011-02-01 Marvell International Ltd. Circuits and methods for dividing frequency by an odd value
CN103069718A (zh) * 2010-09-15 2013-04-24 夏普株式会社 分频电路、以及具备该分频电路的pll电路和半导体集成电路
CN104868701A (zh) * 2014-02-21 2015-08-26 立锜科技股份有限公司 电源转换器的混合式补偿电路
US9590637B1 (en) * 2015-08-28 2017-03-07 Integrated Device Technology, Inc. High-speed programmable frequency divider with 50% output duty cycle
CN106505997A (zh) * 2015-09-06 2017-03-15 创意电子股份有限公司 时脉与数据恢复电路及时脉与数据恢复方法
CN107306178A (zh) * 2016-04-25 2017-10-31 创意电子股份有限公司 时脉数据回复装置与方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3983498A (en) * 1975-11-13 1976-09-28 Motorola, Inc. Digital phase lock loop
US4631496A (en) * 1981-04-06 1986-12-23 Motorola, Inc. Battery saving system for a frequency synthesizer
US4658406A (en) * 1985-08-12 1987-04-14 Andreas Pappas Digital frequency divider or synthesizer and applications thereof
JP3005549U (ja) 1994-06-23 1995-01-10 完二 野口 垂れ蓋用止め具
JPH11220385A (ja) * 1998-02-02 1999-08-10 Mitsubishi Electric Corp クロック信号生成回路及びデータ信号生成回路
US6501815B1 (en) * 2000-06-30 2002-12-31 Cypress Semiconductor Corp. Loadable divide-by-N with fixed duty cycle
US8385476B2 (en) * 2001-04-25 2013-02-26 Texas Instruments Incorporated Digital phase locked loop
WO2003005588A1 (en) * 2001-07-06 2003-01-16 Telefonaktiebolaget L.M. Ericsson Fractional frequency divider
US7627835B2 (en) * 2006-02-28 2009-12-01 International Business Machines Corporation Frequency divider monitor of phase lock loop
WO2007109743A2 (en) * 2006-03-21 2007-09-27 Multigig Inc. Frequency divider
US8265511B2 (en) * 2008-10-29 2012-09-11 Oki Data Corporation Power source device and image forming apparatus
JP5380085B2 (ja) * 2009-01-28 2014-01-08 株式会社沖データ 圧電トランス駆動装置、冷陰極管インバータ、冷陰極管駆動装置及び画像形成装置
US8068576B2 (en) * 2009-02-24 2011-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Counters and exemplary applications
KR101595287B1 (ko) * 2009-03-09 2016-02-18 삼성전자주식회사 클럭 분주 회로
JP5806861B2 (ja) * 2011-06-22 2015-11-10 株式会社沖データ 電源装置、画像形成装置及び圧電トランスの制御方法
US8593189B1 (en) * 2013-01-31 2013-11-26 Taiwan Semiconductor Manufacturing Company Limited Phase locked loop (PLL) with multi-phase time-to-digital converter (TDC)
US9490777B2 (en) * 2015-02-10 2016-11-08 Freescale Semiconductor,Inc. Programmable synchronous clock divider
US10200188B2 (en) * 2016-10-21 2019-02-05 Kandou Labs, S.A. Quadrature and duty cycle error correction in matrix phase lock loop
US10924125B2 (en) * 2018-10-23 2021-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Frequency divider circuit, method and compensation circuit for frequency divider circuit

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4179670A (en) * 1977-02-02 1979-12-18 The Marconi Company Limited Frequency synthesizer with fractional division ratio and jitter compensation
US6115442A (en) * 1996-06-10 2000-09-05 Sgs-Thomson Microelectronics S.A. Programmable divider and a method for dividing the frequency of a pulse train
TW402840B (en) * 1997-04-28 2000-08-21 Lg Semicon Co Ltd Frequency generator
JP3005549B1 (ja) * 1998-10-15 2000-01-31 東北日本電気株式会社 Ｐｌｌ回路及びそのｐｌｌ同期方法
TW494637B (en) * 2000-01-06 2002-07-11 Philsar Semiconductor Inc Linear low noise phase locked loop frequency synthesizer using controlled divider pulse widths
CN1496604A (zh) * 2001-03-14 2004-05-12 �������ɭ 压控振荡器的自动调谐
CN1611005A (zh) * 2001-10-31 2005-04-27 英特尔公司 用于定时恢复***的定时抖动频率检测器
US20060203954A1 (en) * 2004-11-30 2006-09-14 Ashish Panpalia Programmable frequency divider
CN101218745A (zh) * 2005-07-14 2008-07-09 慧国(上海)软件科技有限公司 频率合成器的自适应性频率校正器
TW200812238A (en) * 2006-08-25 2008-03-01 Star Semiconductor Corp Programmable frequency divider with 50% duty cycle
US7881422B1 (en) * 2008-07-10 2011-02-01 Marvell International Ltd. Circuits and methods for dividing frequency by an odd value
US20100128836A1 (en) * 2008-11-21 2010-05-27 Wyn Terence Palmer Symmetry corrected high frequency digital divider
CN103069718A (zh) * 2010-09-15 2013-04-24 夏普株式会社 分频电路、以及具备该分频电路的pll电路和半导体集成电路
CN104868701A (zh) * 2014-02-21 2015-08-26 立锜科技股份有限公司 电源转换器的混合式补偿电路
US9590637B1 (en) * 2015-08-28 2017-03-07 Integrated Device Technology, Inc. High-speed programmable frequency divider with 50% output duty cycle
CN106505997A (zh) * 2015-09-06 2017-03-15 创意电子股份有限公司 时脉与数据恢复电路及时脉与数据恢复方法
CN107306178A (zh) * 2016-04-25 2017-10-31 创意电子股份有限公司 时脉数据回复装置与方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
林鑫: "基于小数N分频的电荷泵锁相环研究与设计", 《中国优秀硕士学位论文全文数据库信息科技辑》, pages 136 - 67 *

Also Published As

Publication number Publication date
TWI791914B (zh) 2023-02-11
CN111092617B (zh) 2024-05-14
US11374584B2 (en) 2022-06-28
US20210167784A1 (en) 2021-06-03
US20220294460A1 (en) 2022-09-15
US11984901B2 (en) 2024-05-14
US20200127671A1 (en) 2020-04-23
TW202019096A (zh) 2020-05-16
US10924125B2 (en) 2021-02-16

Similar Documents

Publication Publication Date Title
CN111092617B (zh) 分频器电路、用于分频器电路的方法及补偿电路
US7777534B2 (en) Fraction-N frequency divider and method thereof
US6583655B2 (en) Clock control circuit
US8471614B2 (en) Digital phase locked loop system and method
US7190755B1 (en) Phase-locked loop circuitry for programmable logic devices
US7994828B2 (en) Frequency divider, frequency dividing method thereof, and phase locked loop utilizing the frequency divider
US8299827B2 (en) High-speed frequency divider and a phase locked loop that uses the high-speed frequency divider
US8093930B2 (en) High frequency fractional-N divider
US9608801B2 (en) Programmable frequency divider providing a fifty-percent duty-cycle output over a range of divide factors
US10972112B1 (en) 50%-duty-cycle consecutive integer frequency divider and phase-locked loop circuit
US5614869A (en) High speed divider for phase-locked loops
KR20090074412A (ko) 분주회로 및 이를 이용한 위상 동기 루프
US10790837B1 (en) Self-tuning digital clock generator
US7332945B2 (en) Divider having dual modulus pre-scaler and an associated method
US6906571B1 (en) Counter-based phased clock generator circuits and methods
US7683679B2 (en) AFSM circuit and method for low jitter PLL CMOS programmable divider
KR100671749B1 (ko) 클럭 분주기
US10749531B1 (en) Multi-modulus frequency divider circuit
US8466720B2 (en) Frequency division of an input clock signal
JP2008060895A (ja) 位相同期回路
KR100531457B1 (ko) 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프
US20090243668A1 (en) Frequency divider speed booster
US20210281254A1 (en) Programmable-on-the-fly fractional divider in accordance with this disclosure
US8068576B2 (en) Counters and exemplary applications
JP2011166232A (ja) 位相検出回路およびｐｌｌ回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant