CN111370309B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供衬底；在衬底上形成多个分立的第一掩膜图形；在第一掩膜图形侧壁上形成牺牲侧墙；在牺牲侧墙的侧壁上形成第二掩膜图形；第一掩膜图形、牺牲侧墙以及第二掩膜图形的宽度相等，第一掩膜图形以及位于同一第一掩膜图形侧壁上的牺牲侧墙和第二掩膜图形构成图形单元，位于相邻图形单元中的第二掩膜图形的间距为第一掩膜图形宽度的整数倍；去除牺牲侧墙；以第一掩膜图形和第二掩膜图形为掩膜刻蚀衬底，形成多个分立的鳍部。以第一掩膜图形和第二掩膜图形为掩膜刻蚀衬底，可以通过更改衬底上相对应的相邻图形单元间的间距来调整后续形成的鳍部间的间距，进而进一步改善半导体结构的性能性。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路的集成度不断提高，集成电路向亚微米、深亚微米方向快速发展，其图案线宽也将越来越细，这对半导体工艺提出了更高的要求。因此，对如何实现细线宽图案进行深入研究以适应半导体工艺的新要求已成为一个刻不容缓的课题。
光刻技术(Lithograph)是实现集成电路图案的关键工艺技术。在光刻技术中，将感光材料(光刻胶)涂覆于基底的薄膜上，采用与光刻胶感光特性相应的波段的光，透过具有特定图案的掩膜板照射至光刻胶表面，经显影后形成与掩膜板上的图案相对应的光刻胶图形。在集成电路的后续工艺中，以此光刻胶图形作为阻挡层对其下的薄膜进行选择性刻蚀，便可以将掩膜板上的图案完整地转移到基底的薄膜上。集成电路的图案线宽越细，要求光刻胶的成像分辨率越高，而光刻胶的成像分辨率与曝光光源的波长成反比，因此，缩小曝光光源的波长成为实现细线宽图案的主要途径。
双图案化是在半导体制造中开发用于光刻以增强部件密度的技术。在通常所实施的光刻中，对半导体晶圆的表面施加光刻胶，然后在光刻胶中限定图案。图案化的光刻胶中的图案在光刻掩模中进行限定。自对准双图案化(Self-Aligned Double Patterning，SADP)是设计用于减少对单层进行显影所需要的光刻步骤的数量的半导体工艺。SADP采用形成硬掩模间隔件来创建在光刻掩模中未形成的其他图案。蚀刻出通过间隔件创建的图案并对其进行填充，从而在不使用额外的光刻掩模的情况下在半导体衬底中创建其他图案。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成多个分立的第一掩膜图形；在所述第一掩膜图形侧壁上形成牺牲侧墙；在所述牺牲侧墙的侧壁上形成第二掩膜图形；所述第一掩膜图形、牺牲侧墙以及所述第二掩膜图形的宽度相等，所述第一掩膜图形以及位于同一所述第一掩膜图形侧壁上的所述牺牲侧墙和所述第二掩膜图形构成图形单元，位于相邻图形单元中的所述第二掩膜图形的间距为所述第一掩膜图形宽度的整数倍；去除所述牺牲侧墙；以所述第一掩膜图形和第二掩膜图形为掩膜刻蚀所述衬底，形成多个分立的鳍部。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；多个第一掩膜图形，分立于所述衬底上，所述第一掩膜图形用于形成鳍部；牺牲侧墙，位于所述第一掩膜图形的侧壁上；第二掩膜图形，位于所述牺牲侧墙的侧壁上，所述第二掩膜图形用于形成鳍部；所述第一掩膜图形、牺牲侧墙以及所述第二掩膜图形的宽度相等，所述第一掩膜图形以及位于同一所述第一掩膜图形侧壁上的所述牺牲侧墙和所述第二掩膜图形构成图形单元，位于相邻图形单元中的所述第二掩膜图形的间距为所述第一掩膜图形宽度的整数倍。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述衬底上形成多个分立的第一掩膜图形；在所述第一掩膜图形侧壁上形成牺牲侧墙；在所述牺牲侧墙的侧壁上形成第二掩膜图形。所述第一掩膜图形和第二掩膜图形通过牺牲侧墙实现间隔设置，且通常所述牺牲侧墙的被刻蚀速率大于所述第一掩膜图形和第二掩膜图形的被刻蚀速率，即使在微小尺寸的技术节点中，在去除所述牺牲侧墙的过程中，所述第一掩膜图形和第二掩膜图形的损伤仍较少，以所述第一掩膜图形和第二掩膜图形为掩膜刻蚀所述衬底形成的鳍部形貌质量仍较好，进而能够优化半导体结构的电学性能。因为所述第一掩膜图形、牺牲侧墙以及所述第二掩膜图形的宽度相等，所述第一掩膜图形以及位于同一所述第一掩膜图形侧壁上的所述牺牲侧墙和所述第二掩膜图形构成图形单元，位于相邻图形单元中的所述第二掩膜图形的间距为第一掩膜图形宽度的整数倍；因此，以所述第一掩膜图形和第二掩膜图形为掩膜刻蚀所述衬底，形成的鳍部和鳍部间的间距均为鳍部的宽度的倍数，且可以通过更改衬底上相对应的相邻图形单元间的间距来调整后续形成的鳍部间的间距，来满足不同的半导体结构的设计要求，进而进一步改善半导体结构的性能性。
可选方案中，部分图形单元中的所述第二掩膜图形包括：用于形成鳍部的器件第二掩膜图形，以及与鳍切(Fin cut)位置相对应的伪第二掩膜图形；形成第二掩膜图形后，去除牺牲侧墙前，形成露出所述伪第二掩膜图形的第一遮挡层，以所述第一遮挡层为掩膜，对所述伪第二掩膜图形进行离子掺杂的过程中，被所述第一遮挡层覆盖的结构不易被掺杂；且伪第二掩膜图形被离子掺杂后与所述器件第二掩膜图形的刻蚀选择比增大，在去除经过离子掺杂的所述伪第二掩膜图形的过程中不易对图形单元中的其他结构造成损伤，有利于提高半导体结构的电学性能。
可选方案中，所述第一掩膜图形包括：用于形成鳍部的器件第一掩膜图形，以及与鳍切位置相对应的伪第一掩膜图形；形成第二掩膜图形后，去除牺牲侧墙前，形成露出所述伪第一掩膜图形的第二遮挡层；因此以所述第二遮挡层为掩膜，去除所述伪第一掩膜图形的过程中不易对被第二遮挡层覆盖的结构造成损伤，有利于提高半导体结构的电学性能。
附图说明
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；
图8至图18是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图19至图21是本发明实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图；
图22是本发明实施例半导体结构一实施例的结构示意图；
图23是本发明实施例半导体结构又一实施例的结构示意图；
图24是本发明实施例半导体结构再一实施例的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，在衬底1上形成多个分立的核心层2，在所述核心层2以及所述核心层2露出的衬底1上保形覆盖第一图形材料层(图中未示出)；去除所述核心层2上以及所述衬底1上的第一图形材料层，形成位于所述核心层2的侧壁上的第一图形层3。
如图2所示，去除所述核心层2，为后续在所述第一图形层3的侧壁上形成第二图形层做准备。
如图3所示，在所述第一图形层3以及所述第一图形层3露出的衬底1上保形覆盖第二图形材料层(图中未示出)；去除所述第一图形层3上以及所述衬底1上的第二图形材料层，形成位于所述第一图形层3侧壁上的第二图形层4。
如图4所示，去除所述第一图形层3，为后续在所述第二图形层4的侧壁上形成第三图形层做准备。
如图5所示，在所述第二图形层4以及所述第二图形层4露出的衬底1上保形覆盖第三图形材料层(图中未示出)；去除所述第二图形层4上以及所述衬底1上的第三图形材料层，形成位于所述第二图形层4侧壁上的第三图形层5，所述第三图形层5包括伪第三图形层7和器件第三图形层6。
如图6所示，去除所述第二图形层4。
如图7所示，去除所述第三图形层5中的伪第三图形层7。
随着集成电路的集成度不断提高，集成电路中图案线宽及间距也越来越小，因为目前光刻机的解析能力不够，在去除所述伪第三图形层7时，与所述伪第三图形层7相邻近的器件第三图形层6易受到损伤(如图中A和B所示)，后续以所述受损的器件第三图形6刻蚀所述衬底1后，所形成的鳍部存在结构上的残缺，使得半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例在所述衬底上形成多个分立的第一掩膜图形；在所述第一掩膜图形侧壁上形成牺牲侧墙；在所述牺牲侧墙的侧壁上形成第二掩膜图形。所述第一掩膜图形和第二掩膜图形通过牺牲侧墙实现间隔设置，且通常所述牺牲侧墙的被刻蚀速率大于所述第一掩膜图形和第二掩膜图形的被刻蚀速率，在去除所述牺牲侧墙的过程中，所述第一掩膜图形和第二掩膜图形受损较少，即使在微小尺寸的技术节点中，以所述第一掩膜图形和第二掩膜图形为掩膜刻蚀所述衬底形成的鳍部形貌质量仍较好，进而能够优化半导体结构的电学性能。因为所述第一掩膜图形、牺牲侧墙以及所述第二掩膜图形的宽度相等；所述第一掩膜图形以及位于同一所述第一掩膜图形侧壁上的所述牺牲侧墙和所述第二掩膜图形构成图形单元，位于相邻图形单元中的所述第二掩膜图形的间距为第一掩膜图形宽度的整数倍；因此，后续以所述第一掩膜图形和第二掩膜图形为掩膜刻蚀所述衬底，形成的鳍部和鳍部间的间距均为鳍部的宽度的倍数，且可以通过更改衬底上相对应的相邻图形单元间的间距来调整后续形成的鳍部间的间距，来满足不同的半导体结构的设计要求，进而进一步改善半导体结构的性能性。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图8至图18是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图8，提供衬底100。所述衬底100用于为后续形成鳍部提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
提供衬底100的步骤中，还包括在所述衬底100上形成抗刻蚀层101。所述抗刻蚀层101为后续在所述衬底100上形成第一掩膜图形和第二掩膜图形的过程中保护所述衬底100免受刻蚀。
本实施例中，所述抗刻蚀层101的材料为氮化硅。在其他实施例中，所述抗刻蚀层的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
参考图9至图11，在所述衬底100上形成多个分立的第一掩膜图形102(如图11所示)。所述第一掩膜图形102为后续形成第二掩膜图形做准备。
在所述衬底100上形成多个分立的第一掩膜图形102的步骤包括：在所述衬底100上形成核心材料层103、位于所述核心材料层103上的核心掩膜材料层(图中未示出)以及位于所述核心掩膜材料层上的光刻胶层104；以所述光刻胶层104为掩膜刻蚀所述核心掩膜材料层，形成第一核心掩膜层105(如图9所示)；刻蚀所述第一核心掩膜层105的部分侧壁，形成第二核心掩膜层106(如图10所示)；以所述第二核心掩膜层106为掩膜刻蚀所述核心材料层103，形成第一掩膜图形102。
所述第一掩膜图形102的材料包括氮化钛、硅、氮化硅、碳化硅、氮氧化硅、钛硅化合物、钴硅化合物或镍硅化合物中的一种或多种。本实施例中，所述第一掩膜图形102的材料为氮化硅。
本实施例中，相邻所述第一掩膜图形102的间距为五个第一掩膜图形102的宽度。其他实施例中，所述第一掩膜图形102的间距还可以为大于五的整数倍数。
本实施例中，所述第一掩膜图形102的宽度为7nm至8nm。相应的，相邻所述第一掩膜图形102的最小间距(pitch)D为42纳米至48纳米。
需要说明的是，本实施例中，如图11所示，所述第一掩膜图形102包括用于形成鳍部的器件第一掩膜图形1022，以及与鳍切(fin cut)位置相对应的伪第一掩膜图形1021。
继续参考图9和图10，采用湿法刻蚀工艺刻蚀所述第一核心掩膜层105的部分侧壁，形成第二核心掩膜层106。
通过刻蚀去除所述第一核心掩膜层105的部分侧壁，使所述第二核心掩膜层106的宽度小于所述第一核心掩膜层105，所述第二核心掩膜层106为后续刻蚀所述核心材料层103，形成第一核心掩膜层105做准备。
其中，现有光刻工艺中，受光刻能力的局限，先形成宽度较宽的第一核心掩膜层105，形成的工艺难度小，再通过刻蚀去除所述第一核心掩膜层105的部分侧壁的方式，易于形成宽度较窄的第二核心掩膜层106。
具体的，所述第一核心掩膜层105的材料为氮化硅，相应的，所述刻蚀溶液为磷酸溶液。
参考图12，在所述第一掩膜图形102侧壁上形成牺牲侧墙107。后续在所述牺牲侧墙107的侧壁上形成第二掩膜图形，所述牺牲侧墙107用于定义所述第二掩膜图形与第一掩膜图形102之间的间距。
形成牺牲侧墙107的步骤包括：在所述牺牲侧墙107以及所述牺牲侧墙107露出的衬底100上形成牺牲侧墙材料层(图中未示出)，去除所述第一掩膜图形102上以及所述衬底100上的牺牲侧墙材料层，形成位于所述第一掩膜图形102侧壁上的牺牲侧墙107。
本实施例中，所述牺牲侧墙107的材料为无定形碳、无定形锗或无定形硅。
本实施例中，所述牺牲侧墙107的宽度为7nm至8nm。
本实施例中，采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)或者原子层沉积工艺(Atomic Layer Deposition，ALD)形成所述牺牲材料层。所述化学气相沉积和原子层沉积具有较好保形覆盖能力，所形成的牺牲侧墙材料层均有较好的厚度均一性。
参考图13，在所述牺牲侧墙107的侧壁上形成第二掩膜图形108；所述第一掩膜图形102、牺牲侧墙107以及所述第二掩膜图形108的宽度相等，所述第一掩膜图形102以及位于同一所述第一掩膜图形102侧壁上的所述牺牲侧墙107和所述第二掩膜图形108构成图形单元，位于相邻图形单元中的所述第二掩膜图形108的间距为第一掩膜图形102宽度的整数倍。
所述第一掩膜图形102和第二掩膜图形108为后续形成鳍部做准备。
本发明实施例在所述衬底上形成多个分立的第一掩膜图形102；在所述第一掩膜图形102侧壁上形成牺牲侧墙107；在所述牺牲侧墙107的侧壁上形成第二掩膜图形108。所述第一掩膜图形102和第二掩膜图形108通过牺牲侧墙107实现间隔设置，且通常所述牺牲侧墙107的被刻蚀速率大于所述第一掩膜图形102和第二掩膜图形108的被刻蚀速率，即使在微小尺寸的技术节点中，后续在去除所述牺牲侧墙107的过程中，所述第一掩膜图形102和第二掩膜图形108的损伤仍较少，以所述第一掩膜图形102和第二掩膜图形108为掩膜刻蚀所述衬底形成的鳍部形貌质量仍较好，进而能够优化半导体结构的电学性能。因为所述第一掩膜图形102、牺牲侧墙107以及所述第二掩膜图形108的宽度相等，所述第一掩膜图形102以及位于同一所述第一掩膜图形102侧壁上的所述牺牲侧墙107和所述第二掩膜图形108构成图形单元，位于相邻图形单元中的所述第二掩膜图形108的间距为第一掩膜图形102宽度的整数倍；因此，后续以所述第一掩膜图形102和第二掩膜图形108为掩膜刻蚀所述衬底100，形成的相邻鳍部间的间距均为鳍部的宽度的倍数，且可以通过更改衬底100上相对应的相邻图形单元间的间距来调整后续形成的鳍部间的间距，来满足不同的半导体结构的设计要求，进而进一步改善半导体结构的性能性。
本实施例中，相邻图形单元中的所述第二掩膜图形108的间距d为一个第一掩膜图形102的宽度，也就是说所述相邻图形单元间的间距为一个第一掩膜图形102的宽度。其他实施例中，相邻图形单元中的所述第二掩膜图形108的间距还可以为大于一个第一掩膜图形102的宽度的倍数。
本实施例中，形成第二掩膜图形108的步骤包括：在所述第一掩膜图形102和牺牲侧墙107上以及所述第一掩膜图形102和牺牲侧墙107露出的衬底100上形成第二掩膜图形材料层(图中未示出)，去除所述第一掩膜图形102上、牺牲侧墙107上以及所述衬底100上的第二掩膜图形材料层，形成位于所述牺牲侧墙107侧壁上的第二掩膜图形108。
所述第二掩膜图形108的材料包括硅、氮化钛、碳化硅、氮氧化硅、钛硅化合物、钴硅化合物或镍硅化合物中的一种或多种，且所述第二掩膜图形108的材料与所述第一掩膜图形102的材料不同。本实施例中，所述第二掩膜图形108的材料为硅。
需要说明的是，所述第一掩膜图形102的被刻蚀速率大于所述第二掩膜图形108的被刻蚀速率，为后续湿法去除所述第一掩膜图形102做准备。
本实施例中，采用化学气相沉积工艺或者原子层沉积工艺形成所述第二掩膜图形材料层。所述化学气相沉积和原子层沉积具有较好保形覆盖能力，所形成的第二掩膜材料层的均有较好的厚度均一性。
本实施例中，所述第二掩膜图形108的宽度为7nm至8nm。
本实施例中，部分图形单元中的所述第二掩膜图形108包括：用于形成鳍部的器件第二掩膜图形1082，以及与鳍切位置相对应的伪第二掩膜图形1081。
后续步骤还包括刻蚀所述伪第二掩膜图形1081，以免在该位置形成鳍部。
因此，参考图14，形成所述第二掩膜图形108后，去除牺牲侧墙107前，还包括：形成露出所述伪第二掩膜图形1081的第一遮挡层109；以所述第一遮挡层109为掩膜，对所述伪第二掩膜图形1081进行离子掺杂，增大掺杂后所述伪第二掩膜图形1081与所述器件第二掩膜图形1082的刻蚀选择比；去除经过离子掺杂的所述伪第二掩膜图形1081。
以所述第一遮挡层109为掩膜，对所述伪第二掩膜图形1081进行离子掺杂的过程中，被所述第一遮挡层109覆盖的所述第一掩膜图形102以及所述器件第二掩膜图形1082不易被掺杂；在去除经过离子掺杂的所述伪第二掩膜图形1081的过程中不易对被遮挡层109覆盖的结构造成损伤，有利于提高半导体结构的电学性能。
所述伪第二掩膜图形1081被离子掺杂后，所述伪第二掩膜图形1081的被刻蚀大于所述器件第二掩膜图形1082的被刻蚀速率，使得所述伪第二掩膜图形1081相比掺杂前更易被去除。
本实施例中，形成第一遮挡层109的步骤包括：形成覆盖所述图形单元的遮挡材料层(图中未示出)以及位于所述遮挡材料层上的光刻胶层；以所述光刻胶层为掩膜刻蚀所述遮挡材料层，形成第一遮挡层109。
需要说明的是，本实施例中，因为所述伪第二掩膜图形1081的被刻蚀速率大于器件第二掩膜图形1082的被刻蚀速率，在去除所述伪第二掩膜图形1081的过程中对所述器件第二掩膜图形1082的损伤较小，为此，所述第一遮挡层109不仅露出了所述伪第二掩膜图形1081，还露出了所述相邻图形单元中靠近伪第二掩膜图形1081的器件第二掩膜图形1082，从而增大了形成所述第一遮挡层109的工艺窗口、降低形成所述第一遮挡层109的工艺难度。其他实施例中，所述第一遮挡层可以仅露出所述伪第二掩膜图形。
本实施例中，所述第一遮挡层109的材料为有机材料，在后续过程中易去除，不易有残留。具体的，所述第一遮挡层109的材料为BARC(bottom anti-reflective coating，底部抗反射涂层)材料。其他实施例中，所述第一遮挡层的材料还可以为ODL(organicdielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflectivecoating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
本实施例中，采用离子注入的方式在所述伪第二掩膜图形1081中掺杂离子。掺杂离子后的所述伪第二掩膜图形1081的被刻蚀速率大于所述器件第二掩膜图形1082的被刻蚀速率。
具体的，所述掺杂离子为锗离子。本实施例中，伪第二掩膜图形1081的材料为硅，相应的注入锗离子后，伪第二掩膜图形1081的材料为锗化硅，而器件第二掩膜图形1082的材料为硅，锗化硅和硅的刻蚀选择比较大，因此在去除所述伪第二掩膜图形1081时，伪第二掩膜图形1081的被刻蚀速率大于器件第二掩膜图形1082被刻蚀速率。其他实施例中，所述掺杂离子还可以为氧离子，伪第二掩膜图形的材料为硅，相应的注入氧离子后，伪第二掩膜图形1081的材料变为氧化硅，因此在去除所述伪第二掩膜图形时，伪第二掩膜图形的被刻蚀速率大于器件第二掩膜图形1082被刻蚀速率。
需要说明的是，所述掺杂离子注入剂量不宜过大也不宜过小。若所述掺杂离子注入剂量过大，会花费过多的工艺时间，生产效率不高；若所述掺杂离子注入剂量过小，不利于增大掺杂离子的所述伪第二掩膜图形1081与所述器件第二掩膜图形1082的刻蚀选择比，不利于后续去除所述伪第二掩膜图形1081。本实施例中，注入剂量为1.0E14原子每平方厘米至5.0E15原子每平方厘米。
需要说明的是，所述掺杂离子的注入能量不宜过大也不宜过小。若所述掺杂离子注入能量过大，易使得所述掺杂离子穿过所述伪第二掩膜图形1081进入所述牺牲侧墙107中，不利于增大所述伪第二掩膜图形1081与所述器件第二掩膜图形1082的刻蚀选择比，不利于后续刻蚀去除所述伪第二掩膜图形1081，且所述掺杂离子还以进入衬底100中，造成污染；若所述掺杂离子注入能量过小，易使得所述掺杂离子停留在所述伪第二掩膜图形1081的表面，不利于增大整体的所述伪第二掩膜图形1081与所述器件第二掩膜图形1082的刻蚀选择比，不利于后续去除所述伪第二掩膜图形1081。本实施例中，注入能量为1Kev至10Kev。
需要说明的是，所述离子注入的方向与所述衬底100表面法线的夹角不宜过大也不宜过小。若离子注入的方向与法线的夹角过大，不易使得伪第二掩膜图形1081底部注入离子，且注入的离子易进入所述牺牲侧墙107以及第一掩膜图形102中，不利于后续刻蚀去除所述伪第二掩膜图形1081；若离子注入的方向与衬底100表面法线的夹角过小，使得所述注入离子易集中在所述伪第二掩膜图形1081的顶部以及所述牺牲侧墙107中，所述伪第二掩膜图形1081底部的注入的离子过少，不利于后续刻蚀去除所述伪第二掩膜图形1081。本实施例中，离子注入的方向与衬底100表面法线的夹角为10度至40度。
本实施例中，在离子掺杂后，采用湿法刻蚀工艺去除所述伪第二掩膜图形1081。具体的，掺杂离子后的所述伪第二掩膜图形1081的材料为硅，相应的，湿法刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵溶液。在其他实施例中，所述伪第二掩膜图形的材料为硅，掺杂离子为氧离子，相应的，湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。
需要说明的是，本实施例中，所述伪第二掩膜图形1081与鳍切区域相对应，所述伪第二掩膜图形1081位于所述部分图形单元中的右侧。其他实施例中，所述伪第二掩膜图形还可以位于所述部分图形单元中的左侧，相应的去除所述伪第二掩膜图形的方法步骤相同，不再赘述。
参考图15，所述半导体结构的形成方法还包括：在去除所述伪第二掩膜图形1081后，去除所述第一遮挡层109。去除所述第一遮挡层109为后续形成露出伪第一掩膜图形1021的第二遮挡层做准备。
本实施例中，所述第一遮挡层109的材料为BARC材料，采用灰化处理去除所述第一遮挡层109。其他实施例中，还可以采用干法刻蚀工艺去除所述第一遮挡层。
参考图16所示，所述半导体结构的形成方法包括：形成第二掩膜图形108后，去除牺牲侧墙107前，形成露出所述伪第一掩膜图形1021(如图15所示)的第二遮挡层110；以所述第二遮挡层110为掩膜，去除所述伪第一掩膜图形1021。
以所述第二遮挡层110为掩膜，去除所述伪第一掩膜图形1021的过程中不易对被第二遮挡层110覆盖的器件第一掩膜图形1022以及第二掩膜图形108造成损伤，有利于提高半导体结构的电学性能。
本实施例中，形成第二遮挡层110的步骤包括：形成覆盖所述图形单元的遮挡材料层(图中未示出)以及位于所述遮挡材料层上的光刻胶层；以所述光刻胶层为掩膜刻蚀所述遮挡材料层，形成第二遮挡层110。
需要说明的是，本实施例中，因为所述第一掩膜图形102的被刻蚀速率大于所述第二掩膜图形108的被刻蚀速率，也就是所述伪第一掩膜图形1021的被刻蚀速率大于所述第二掩膜图形108的被刻蚀速率，因此，所述第二遮挡层110不仅露出了所述伪第一掩膜图形1021，还露出了所述伪第一掩膜图形1021所在的图形单元中的器件第二掩膜图形108以及牺牲侧墙107，从而增大了形成所述第二遮挡层110的工艺窗口，在更小工艺节点的制程的工艺中仍适用。其他实施例中，所述第一遮挡层可以仅露出所述伪第一掩膜图形。
本实施例中，采用湿法刻蚀工艺去除所述伪第一掩膜图形1021。
具体的，本实施例中，所述伪第一掩膜图形1021的材料为氮化硅，相应的，湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
需要说明的是，在去除所述伪第一掩膜图形1021后，去除所述第二遮挡层110(如图16所示)。
本实施例中，采用灰化处理去除所述第二遮挡层110。其他实施例中，还可以采用干法刻蚀工艺去除所述第二遮挡层。
参考图17所示，去除所述牺牲侧墙107(如图16所示)。去除所述牺牲侧墙107，为后续以所述器件第一掩膜图形1021和器件第二掩膜图形1082为掩膜刻蚀所述衬底100，形成鳍部做准备。
本实施例中，采用湿法刻蚀工艺去除所述牺牲侧墙107，所述牺牲侧墙107的被刻蚀速率大于所述第一掩膜图形102以及所述第二掩膜图形108的被刻蚀速率。其他实施例中，还可以采用干法刻蚀工艺去除所述牺牲侧墙。
具体的，本实施例中，采用四甲基氢氧化铵溶液去除所述牺牲侧墙107。
参考图18，以所述第一掩膜图形102和第二掩膜图形108为掩膜刻蚀所述衬底100(如图17所示)，形成多个分立的鳍部111。
本实施例中，形成所述鳍部111过程中，所述第一掩膜图形102为器件第一掩膜图形1022，所述第二掩膜图形108为器件第二掩膜图形1082。
本实施例中，采用干法刻蚀工艺刻蚀所述衬底100，形成多个分立的鳍部111。其他实施例中，还可以采用干法和湿法相结合的工艺刻蚀所述衬底，形成多个分立鳍部。
需要说明的是，本实施例中，是先去除伪第二掩膜图形1081(如图14所示)，后去除所述伪第一掩膜图形1021(如图14所示)。其他实施例中，还可以先去除所述伪第一掩膜图形1021，后去除伪第二掩膜图形1081。
图19至图21是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
本实施例与一实施例的相同之处，在此不再赘述。本实施例与一实施例的不同之处在于：所述第一掩膜图形的形成步骤。
参考图19，在衬底200上形成核心层202。所述衬底200用于为后续形成鳍部提供工艺平台。
提供衬底200的步骤中，还包括在所述衬底200上形成抗刻蚀层201。
对所述衬底200和抗刻蚀层201的具体描述，可参考第一实施例中的相应描述，在此不再赘述。
参考图20，在所述核心层202的侧壁上形成第一掩膜图形203。所述第一掩膜图形203为后续形成第二掩膜图形做准备。
形成所述第一掩膜图形203的步骤包括：在所述核心层202以及所述核心层202露出的衬底200上保形覆盖所述第一掩膜图形材料层；去除所述核心层202以及所述衬底200上的第一掩膜图形材料层，在所述核心层202的侧壁上形成第一掩膜图形203。
所述第一掩膜图形203的材料包括氮化钛、硅、氮化硅、碳化硅、氮氧化硅、钛硅化合物、钴硅化合物或镍硅化合物中的一种或多种。本实施例中，所述第一掩膜图形203的材料为氮化硅。
本实施例中，相邻所述第一掩膜图形203的最小间距(pitch)D为42纳米至48纳米。
本实施例中，相邻所述第一掩膜图形203的间距为五个第一掩膜图形203的宽度。其他实施例中，所述第一掩膜图形203的间距还可以为大于五的整数倍数。
相应的，本实施例中，所述第一掩膜图形203的宽度为7nm至8nm。
参考图21，在形成所述第一掩膜图形203后，去除所述核心层202(如图20所示)。
本实施例中，所述第一掩膜图形203以及后续第二掩膜图形的形成方法和相应效果与第一实施例相同，本实施例不在赘述。
相应的，本发明实施例还提供一种半导体结构。继续参考图13，示出了本发明半导体结构第一实施例的结构示意图。
如图13所示，所述半导体结构包括：衬底100；多个第一掩膜图形102，分立于所述衬底100上，所述第一掩膜图形102用于形成鳍部；牺牲侧墙107，位于所述第一掩膜图形102的侧壁上；第二掩膜图形108，位于所述牺牲侧墙107的侧壁上，所述第二掩膜图形108用于形成鳍部；所述第一掩膜图形102、牺牲侧墙107以及所述第二掩膜图形108的宽度相等，所述第一掩膜图形102以及位于同一所述第一掩膜图形102侧壁上的所述牺牲侧墙107和所述第二掩膜图形108构成图形单元，位于相邻图形单元中的所述第二掩膜图形108的间距d为第一掩膜图形102宽度的整数倍。
本发明实施例在所述衬底上形成多个分立的第一掩膜图形102；在所述第一掩膜图形102侧壁上形成牺牲侧墙107；在所述牺牲侧墙107的侧壁上形成第二掩膜图形108。所述第一掩膜图形102和第二掩膜图形108通过牺牲侧墙107实现间隔设置，且通常所述牺牲侧墙107的被刻蚀速率大于所述第一掩膜图形102和第二掩膜图形108的被刻蚀速率，即使在微小尺寸的技术节点中，后续在去除所述牺牲侧墙107的过程中，所述第一掩膜图形102和第二掩膜图形108受损仍较少，以所述第一掩膜图形102和第二掩膜图形108为掩膜刻蚀所述衬底形成的鳍部形貌质量仍较好，进而能够优化半导体结构的电学性能。
因为所述第一掩膜图形102、牺牲侧墙107以及所述第二掩膜图形108的宽度相等，所述第一掩膜图形102以及位于同一所述第一掩膜图形102侧壁上的所述牺牲侧墙107和所述第二掩膜图形108构成图形单元，位于相邻图形单元中的所述第二掩膜图形108的间距d为第一掩膜图形102宽度的整数倍；因此，后续以所述第一掩膜图形102和第二掩膜图形108为掩膜刻蚀所述衬底100，形成的相邻鳍部间的间距均为鳍部的宽度的倍数，且可以通过更改衬底100上相对应的相邻图形单元间的间距来调整后续形成的鳍部间的间距，来满足不同的半导体结构的设计要求，进而进一步改善半导体结构的性能性。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述半导体结构还包括：抗刻蚀层101，所述抗刻蚀层101位于所述衬底100上。相应的，第一掩膜图形102、牺牲侧墙107以及第二掩膜图形108位于所述抗刻蚀层101上。
本实施例中，所述抗刻蚀层101的材料为氮化硅。在其他实施例中，所述抗刻蚀层的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
所述第一掩膜图形102的材料包括氮化钛、硅、氮化硅、碳化硅、氮氧化硅、钛硅化合物、钴硅化合物或镍硅化合物中的一种或多种。本实施例中，所述第一掩膜图形102的材料为氮化硅。
本实施例中，所述第一掩膜图形102的宽度为7nm至8nm。
本实施例中，相邻所述第一掩膜图形102的间距为五个第一掩膜图形102的宽度。其他实施例中，所述第一掩膜图形102的间距还可以为大于五的整数倍数。
相应的，相邻所述第一掩膜图形102的最小间距D为42纳米至48纳米。
所述牺牲侧墙107用于保证所述第二掩膜图形108与第一掩膜图形102之间的间距。
本实施例中，所述牺牲侧墙107的材料为无定形碳、无定形锗或无定形硅。
本实施例中，所述牺牲侧墙107的宽度为7nm至8nm。
本实施例中，所述第一掩膜图形102的被刻蚀速率大于所述第二掩膜图形108的被刻蚀速率。
所述第二掩膜图形108的材料包括硅、氮化钛、碳化硅、氮氧化硅、钛硅化合物、钴硅化合物或镍硅化合物中的一种或多种，且所述第二掩膜图形108的材料与所述第一掩膜图形102的材料不同。本实施例中，所述第二掩膜图形108的材料为硅。
本实施例中，所述第二掩膜图形108的宽度为7nm至8nm。
参考图22，示出了本发明半导体结构第二实施例的结构示意图。本实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：
所述半导体结构中的所述第二掩膜图形308包括：用于形成鳍部的器件第二掩膜图形3082，以及与鳍切位置相对应的伪第二掩膜图形3081；掺杂离子，位于所述伪第二掩膜图形3081中，用于增大掺杂后所述伪第二掩膜图形3081与所述器件第二掩膜图形3082的刻蚀选择比。
含有掺杂离子的所述伪第二掩膜图形3081的被刻蚀速率大于所述器件第二掩膜图形3082的被刻蚀选择，后续去除掺杂有离子的所述伪第二掩膜图形3081的过程中不易对器件第二掩膜图形3082造成损伤，进而以所述器件第二掩膜图形3082为掩膜刻蚀衬底300形成的鳍部具有较好的形貌质量，有利于提高半导体结构的电学性能。
本实施例中，所述掺杂离子为锗离子。其他实施例中，所述掺杂离子还可以为氧离子。
对本实施例所述半导体的具体结构及优点描述，可参考第一实施例的相关描述，本实施例不再赘述。
参考图23，示出了本发明半导体结构第三实施例的结构示意图。本实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：
所述半导体结构还包括第一伪图形单元410，包括：相对设置的牺牲侧墙407以及位于所述牺牲侧墙407侧壁上的第二掩膜图形408；所述相对的牺牲侧墙407与衬底400围成开口409，所述开口409的位置与鳍切的位置相对应，且所述开口409的宽度与第一掩膜图形402的宽度相等。
在此半导体结构中，所述牺牲侧墙407与衬底400围成开口409，在后续以第二掩膜图形408刻蚀所述衬底400的过程中，所述牺牲侧墙407以及所述开口409下方的衬底400被刻蚀，从而在所述第二掩膜图形408对应的位置形成鳍部，所述第一伪图形单元410为后续在所述衬底400上形成多样的鳍部间距做准备，有利于提高半导体结构的电学性能。
对本实施例所述半导体的具体结构及优点描述，可参考第一实施例的相关描述，本实施例不再赘述。
参考图24，示出了本发明半导体结构第四实施例的结构示意图。本实施例与一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：
所述半导体结构还包括第二伪图形单元510，包括：第一掩膜图形502，位于第一掩膜图形502侧壁上的牺牲侧墙507，以及位于所述牺牲侧墙507远离第一掩膜图形502任意一侧的第二掩膜图形508；另一侧未形成有第二掩膜图形508的位置与鳍切位置相对应。
此半导体结构中，所述第二掩膜图形508只形成在所述第二伪图形单元510的一侧，所述衬底500上与所述第二伪图形单元510相对应的区域中，第一掩膜图形502以及第二掩膜图形508下方的衬底500被刻蚀以形成鳍部；所述第二伪图形单元510中所述牺牲侧墙507以及所述第一掩膜图形502与相邻图形单元中的第二掩膜图形508之间的衬底500被刻蚀。所述第二伪图形单元510为后续在所述衬底500上形成多样的鳍部间距做准备，有利于提高半导体结构的电学性能。
需要说明的是，本实施例中，所述第二掩膜图形508形成在所述第二伪图形单元510中左侧的牺牲侧墙507上。在其他实施例中，所述第二掩膜图形508还可以形成在所述第二伪图形单元510中右侧的牺牲侧墙507上。
对本实施例所述半导体的具体结构及优点描述，可参考第一实施例的相关描述，本实施例不再赘述。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成多个分立的第一掩膜图形，在所述衬底上形成多个分立的第一掩膜图形的步骤包括：形成覆盖所述衬底的核心材料层、位于所述核心材料层上的核心掩膜材料层以及位于所述核心掩膜材料层上的光刻胶层；以所述光刻胶层为掩膜刻蚀所述核心掩膜材料层，形成第一核心掩膜层；刻蚀所述第一核心掩膜层的部分侧壁，形成第二核心掩膜层，所述第二核心掩膜层的宽度小于所述第一核心掩膜层；以所述第二核心掩膜层为掩膜刻蚀所述核心材料层，形成第一掩膜图形；
在所述第一掩膜图形侧壁上形成牺牲侧墙；
在所述牺牲侧墙的侧壁上形成第二掩膜图形，所述第二掩膜图形的材料与所述第一掩膜图形的材料不同；所述第一掩膜图形、牺牲侧墙以及所述第二掩膜图形的宽度相等，所述第一掩膜图形以及位于同一所述第一掩膜图形侧壁上的所述牺牲侧墙和所述第二掩膜图形构成图形单元，位于相邻图形单元中的所述第二掩膜图形的间距为所述第一掩膜图形宽度的整数倍；部分图形单元中的所述第二掩膜图形包括用于形成鳍部的器件第二掩膜图形，以及与鳍切位置相对应的伪第二掩膜图形；所述第一掩膜图形包括用于形成鳍部的器件第一掩膜图形，以及与鳍切位置相对应的伪第一掩膜图形；
先去除所述伪第一掩膜图形，后去除所述伪第二掩膜图形；或者，先去除所述伪第二掩膜图形，后去除所述伪第一掩膜图形；去除所述伪第一掩膜图形和伪第二掩膜图形后，去除所述牺牲侧墙；
以所述第一掩膜图形和第二掩膜图形为掩膜刻蚀所述衬底，形成多个分立的鳍部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括：形成所述第二掩膜图形后，去除所述牺牲侧墙前，形成露出所述伪第二掩膜图形的第一遮挡层；
以所述第一遮挡层为掩膜，对所述伪第二掩膜图形进行离子掺杂，增大掺杂后所述伪第二掩膜图形与所述器件第二掩膜图形的刻蚀选择比；
去除经过离子掺杂的所述伪第二掩膜图形。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括：形成所述第二掩膜图形后，去除所述牺牲侧墙前，形成露出所述伪第一掩膜图形的第二遮挡层；
以所述第二遮挡层为掩膜，去除所述伪第一掩膜图形。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，采用离子注入的方式在所述伪第二掩膜图形中掺杂离子。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，掺杂离子为锗离子或氧离子。
6.如权利要求2或4或5所述的半导体结构的形成方法，其特征在于，所述离子掺杂的工艺参数包括：注入剂量为1.0E14原子每平方厘米至5.0E15原子每平方厘米；注入能量为1Kev至10Kev；离子注入的方向与衬底表面法线的夹角为10度至40度。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述伪第二掩膜图形。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，湿法刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵溶液或氢氟酸溶液。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述伪第一掩膜图形。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，相邻所述第一掩膜图形的间距为五个第一掩膜图形的宽度。
12.一种半导体结构，其特征在于，其采用如权利要求1至11任一项所述的半导体结构的形成方法所形成，包括：
衬底；
多个第一掩膜图形，分立于所述衬底上，所述第一掩膜图形用于形成鳍部；
牺牲侧墙，位于所述第一掩膜图形的侧壁上；
第二掩膜图形，位于所述牺牲侧墙的侧壁上，所述第二掩膜图形用于形成鳍部，所述第二掩膜图形的材料与所述第一掩膜图形的材料不同；所述第一掩膜图形、牺牲侧墙以及所述第二掩膜图形的宽度相等，所述第一掩膜图形以及位于同一所述第一掩膜图形侧壁上的所述牺牲侧墙和所述第二掩膜图形构成图形单元，位于相邻图形单元中的所述第二掩膜图形的间距为所述第一掩膜图形宽度的整数倍；部分图形单元中的所述第二掩膜图形包括用于形成鳍部的器件第二掩膜图形，以及与鳍切位置相对应的伪第二掩膜图形；所述第一掩膜图形包括用于形成鳍部的器件第一掩膜图形，以及与鳍切位置相对应的伪第一掩膜图形；
所述牺牲侧墙、伪第一掩膜图形和伪第二掩膜图形用于被去除。
13.如权利要求12所述的半导体结构，其特征在于，掺杂离子，位于所述伪第二掩膜图形中，用于增大掺杂后所述伪第二掩膜图形与所述器件第二掩膜图形的刻蚀选择比。
14.如权利要求12所述的半导体结构，其特征在于，还包括第一伪图形单元，所述第一伪图形单元包括：相对设置的所述牺牲侧墙以及位于所述牺牲侧墙侧壁上的第二掩膜图形；所述相对的所述牺牲侧墙与所述衬底围成开口，所述开口的位置与鳍切的位置相对应，且所述开口的宽度与所述第一掩膜图形的宽度相等。
15.如权利要求12所述的半导体结构，其特征在于，还包括第二伪图形单元，所述第二伪图形单元包括：所述第一掩膜图形，位于所述第一掩膜图形侧壁上的所述牺牲侧墙，以及位于所述牺牲侧墙远离所述第一掩膜图形任意一侧的所述第二掩膜图形；另一侧未形成有所述第二掩膜图形的位置与鳍切位置相对应。
16.如权利要求12所述的半导体结构，其特征在于，所述牺牲侧墙的材料为无定形碳、无定形锗或无定形硅。
17.如权利要求12所述的半导体结构，其特征在于，相邻所述第一掩膜图形的最小间距为42纳米至48纳米。
18.如权利要求12所述的半导体结构，其特征在于，所述第一掩膜图形的材料包括硅、氮化钛、氮化硅、碳化硅、氮氧化硅、钛硅化合物、钴硅化合物或镍硅化合物；
所述第二掩膜图形的材料包括硅、氮化钛、氮化硅、碳化硅、氮氧化硅、钛硅化合物、钴硅化合物或镍硅化合物。
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